一种碳化硅肖特基二极管芯片的元胞结构及半导体芯片

    公开(公告)号:CN113130665A

    公开(公告)日:2021-07-16

    申请号:CN201911395653.3

    申请日:2019-12-30

    Abstract: 本发明公开了一种碳化硅肖特基二极管芯片的元胞结构,包括:位于衬底之上的漂移区,漂移区表面向下设置有邻接的阱区和JFET区,位于阱区之上与阱区形成欧姆接触的欧姆金属,位于JFET区之上的鳍式结构,设置于所述鳍式结构表面并与所述鳍式结构形成肖特基接触的肖特基金属,以及位于衬底之下的阴极。本发明通过将传统平面JBS结构肖特基二极管有源区的肖特基平面接触改为三维立体结构接触,增加了肖特基接触的面积,扩大了导通电流的路径,降低了芯片的导通电阻,同时有效解决了传统平面JBS结构中反向偏置下肖特基接触中央位置电场集中效应,降低了在反向阻断工况时肖特基接触中心位置的电场强度,保持或降低了反偏时的漏电几率。

    一种改善碳化硅晶圆翘曲度的方法

    公开(公告)号:CN113035705A

    公开(公告)日:2021-06-25

    申请号:CN201911357619.7

    申请日:2019-12-25

    Abstract: 本发明公开了一种改善碳化硅晶圆翘曲度的方法,通过在碳化硅晶圆背面进行干法刻蚀改善碳化硅晶圆翘曲度。所述方法包括如下步骤:S1.在碳化硅晶圆的正面进行离子注入;S2.在步骤S1得到的碳化硅晶圆的背面进行干法刻蚀;S3.将步骤S2得到的晶圆的正面进行后续光刻工艺。本发明通过在碳化硅晶圆背面进行干法刻蚀,补偿因离子注入等工艺引起的翘曲度增大,改善碳化硅晶圆的翘曲度,满足光刻对准工艺对翘曲度的严格要求以及降低半导体设备自动搬运晶圆过程中掉片、碎片等风险。

    一种功率器件结终端结构、制造方法及功率器件

    公开(公告)号:CN112993009A

    公开(公告)日:2021-06-18

    申请号:CN201911302916.1

    申请日:2019-12-17

    Abstract: 本申请提供了一种功率器件结终端结构,场限环包括第一组场限环和第二组场限环,第一组场限环和第二组场限环中,每个场限环的宽度加上靠近主结方向且与其相邻的间隔的宽度为一常数;其中,第一组场限环相邻的场限环之间的间距以及主结与其相邻的场限环之间的间距中,每两个或多个相邻的所述间距相等,且沿从主结至场限环的方向依次递增;第二组场限环相邻的场限环之间的间距以及第二组场限环与第一组场限环相邻的场限环之间的间距中,沿从主结至场限环的方向,所述间距依次递增。本申请的结终端结构避免了主结附近和结终端外边缘附近的局部电场过大导致的器件击穿现象,使功率器件耐压性能和可靠性提升。

    沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件

    公开(公告)号:CN111986991A

    公开(公告)日:2020-11-24

    申请号:CN202010838550.6

    申请日:2020-08-19

    Abstract: 本公开提供一种沟槽的刻蚀方法、碳化硅器件的制备方法及碳化硅器件,所述碳化硅器件的制备方法包括:通过湿法刻蚀工艺和化学机械平坦化在漂移层上的氧化层上于所述屏蔽区的对应位置处形成第三刻蚀窗口;其中,所述第三刻蚀窗口的侧壁相对于其底部的倾角为130°至140°;通过所述第三刻蚀窗口,采用干法刻蚀的工艺在漂移层表面内于所述屏蔽区的对应位置处形成呈等腰梯形的沟槽,所述屏蔽区的剩余部分位于所述沟槽下方;其中,所述沟槽的侧壁相对于其底部的倾角等于所述第三刻蚀窗口的侧壁相对于其底部的倾角;在沟槽的侧壁和底部形成与漂移层形成肖特基接触的肖特基金属层。这种方法实现了MOSFET与SBD集成后通态电流和阻断电压之间最优的折中关系。

    沟槽氧化层和沟槽栅的制备方法及半导体器件

    公开(公告)号:CN112635315B

    公开(公告)日:2024-05-28

    申请号:CN202011454720.7

    申请日:2020-12-10

    Abstract: 本公开提供一种沟槽氧化层和沟槽栅的制备方法及半导体器件。该方法包括:以第二掩膜层作为掩蔽,注入氧离子到沟槽底部的外延层内,以在沟槽底部的外延层内形成氧离子注入区;去除覆盖于沟槽底部的第二掩膜层部分,并对外延层进行热氧化处理,以在沟槽底部形成第一氧化层;去除剩余的第二掩膜层部分;再次对外延层进行热氧化处理,以在沟槽侧壁上形成第二氧化层;其中,第一氧化层的厚度大于第二氧化层的厚度。通过在沟槽侧壁和沟槽底部形成第二掩膜层,避免氧离子注入到沟槽侧壁,抑制沟槽侧壁的栅氧生长速率,形成底部致密的厚栅氧化层(第一氧化层),强化了沟槽底部抗击穿能力,且降低了器件的栅‑漏电容,开关特性得到改善。

    一种碳化硅MOSFET器件高温栅偏试验方法及系统

    公开(公告)号:CN114200275B

    公开(公告)日:2024-05-14

    申请号:CN202010898622.6

    申请日:2020-08-31

    Abstract: 本说明书实施例提供一种碳化硅MOSFET器件高温栅偏试验方法及系统,包括:利用阈值电压测试装置测试至少一组待测器件的初始阈值电压值;利用高温栅偏测试装置对待测器件进行三种驱动电压条件下的高温栅偏测试;三种驱动电压分别为+20V/0V,+20V/‑5V和+20V/‑10V;在高温栅偏测试过程中,于不同的时间点利用阈值电压测试装置测试待测器件的当前阈值电压值,得到不同时间点对应的阈值电压值;高温栅偏测试结束,根据初始阈值电压值和不同时间点对应的阈值电压值,对阈值电压退化特性进行分析。本说明书充分考虑器件的实际工况,能够对碳化硅MOSFET器件进行全面的可靠性试验。

    一种离子注入方法
    50.
    发明公开

    公开(公告)号:CN116130340A

    公开(公告)日:2023-05-16

    申请号:CN202211678536.X

    申请日:2022-12-26

    Abstract: 本发明提供了一种离子注入方法,解决了传统的工艺难以在碳化硅晶圆上实现理想的P+离子注入结深的问题。所述离子注入方法包括:提供一晶圆;在所述晶圆上形成具有图形化的刻蚀掩膜层;基于所述刻蚀掩膜层对所述晶圆进行刻蚀以形成沟槽;在所述刻蚀掩膜层远离所述晶圆的一侧以及所述沟槽的侧壁及底部形成第一注入掩膜层;在所述沟槽的部分或全部侧壁形成金属层;在所述注入掩膜层远离所述刻蚀掩膜层一侧表面、所述沟槽的部分侧壁和/或所述沟槽的底部形成第二注入掩膜层;进行至少两次离子倾斜注入,以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构。

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