SiC MOSFET器件结温的测量方法、装置、电子设备及存储介质

    公开(公告)号:CN112083305B

    公开(公告)日:2024-04-19

    申请号:CN202010739182.X

    申请日:2020-07-28

    Abstract: 本公开提供一种SiC MOSFET器件结温的测量方法、装置、电子设备及存储介质,所述方法包括对处于不同测试温度下的参考SiC MOSFET器件施加预设栅源负电压和预设源漏电流,以测量所述参考SiC MOSFET器件在不同测试温度下的源‑漏二极管结电压;对所有测试温度及其对应的所述参考SiC MOSFET器件的源‑漏二极管结电压进行线性拟合,得到源‑漏二极管结电压与温度的线性关系;对待测SiC MOSFET器件施加所述预设栅源负电压和所述预设源漏电流,以测量所述待测SiC MOSFET器件的源‑漏二极管结电压;利用所述线性关系,根据所述待测SiC MOSFET器件的源‑漏二极管结电压确定其结温。该方法利用SiC MOSFET器件的结电压在一定的栅源负电压下具有良好线性温敏特性的特点,能够实现器件结温的准确测量。

    一种短沟道场效应管及其制作方法

    公开(公告)号:CN114121617A

    公开(公告)日:2022-03-01

    申请号:CN202010898611.8

    申请日:2020-08-31

    Abstract: 本说明书一个或多个实施例提供一种短沟道场效应管及其制作方法,能够对沟道长度进行精确控制且控制操作工艺简单。所述方法包括:获取第一导电衬底及第一导电外延层,在所述第一导电外延层上表面沉积生成注入掩膜层;对所述注入掩膜层进行刻蚀生成具有注入掩膜角的掩膜窗口;利用所述掩膜窗口依次进行第二导电离子注入与第一导电离子注入,其中第二导电离子垂直注入,第一导电离子对称倾斜注入;所述第二导电掺杂区中超出所述第一导电掺杂区的部分形成短沟道,在所述短沟道基础上设置源极、栅极与漏极,形成所述短沟道场效应管。所述短沟道场效应管利用所述制作方法制得。

    SiC沟槽氧化层和SiC MOSFET沟槽栅的制备方法及SiC MOSFET器件

    公开(公告)号:CN113054014A

    公开(公告)日:2021-06-29

    申请号:CN201911366550.4

    申请日:2019-12-26

    Abstract: 本公开提供一种SiC沟槽氧化层和SiC MOSFET沟槽栅的制备方法及沟槽型SiC MOSFET器件。该方法包括:提供第一导电类型的SiC衬底;刻蚀所述衬底,在所述衬底内形成多个间隔设置的沟槽结构;以掩蔽层作为掩蔽,注入氧离子到所述衬底,以在所述衬底表面和所述沟槽结构的底部形成氧离子注入层;去除所述掩蔽层,对所述衬底进行热氧化处理,以分别在所述衬底的表面和所述沟槽结构的底部形成第一氧化层,在所述沟槽结构的侧壁形成第二氧化层;其中,所述第一氧化层的厚度大于或等于所述第二氧化层的厚度。不仅解决了现有技术中沟槽氧化层质量差、沟槽侧壁与沟槽底部氧化层厚度不受控制的问题,而且提高了氧化层的长期可靠性。

    沟槽氧化层和沟槽栅的制备方法及半导体器件

    公开(公告)号:CN112635315A

    公开(公告)日:2021-04-09

    申请号:CN202011454720.7

    申请日:2020-12-10

    Abstract: 本公开提供一种沟槽氧化层和沟槽栅的制备方法及半导体器件。该方法包括:以第二掩膜层作为掩蔽,注入氧离子到沟槽底部的外延层内,以在沟槽底部的外延层内形成氧离子注入区;去除覆盖于沟槽底部的第二掩膜层部分,并对外延层进行热氧化处理,以在沟槽底部形成第一氧化层;去除剩余的第二掩膜层部分;再次对外延层进行热氧化处理,以在沟槽侧壁上形成第二氧化层;其中,第一氧化层的厚度大于第二氧化层的厚度。通过在沟槽侧壁和沟槽底部形成第二掩膜层,避免氧离子注入到沟槽侧壁,抑制沟槽侧壁的栅氧生长速率,形成底部致密的厚栅氧化层(第一氧化层),强化了沟槽底部抗击穿能力,且降低了器件的栅‑漏电容,开关特性得到改善。

    一种功率器件结终端结构、制造方法及功率器件

    公开(公告)号:CN112993009A

    公开(公告)日:2021-06-18

    申请号:CN201911302916.1

    申请日:2019-12-17

    Abstract: 本申请提供了一种功率器件结终端结构,场限环包括第一组场限环和第二组场限环,第一组场限环和第二组场限环中,每个场限环的宽度加上靠近主结方向且与其相邻的间隔的宽度为一常数;其中,第一组场限环相邻的场限环之间的间距以及主结与其相邻的场限环之间的间距中,每两个或多个相邻的所述间距相等,且沿从主结至场限环的方向依次递增;第二组场限环相邻的场限环之间的间距以及第二组场限环与第一组场限环相邻的场限环之间的间距中,沿从主结至场限环的方向,所述间距依次递增。本申请的结终端结构避免了主结附近和结终端外边缘附近的局部电场过大导致的器件击穿现象,使功率器件耐压性能和可靠性提升。

    一种碳化硅沟槽栅MOSFET器件及其制作方法

    公开(公告)号:CN116130520A

    公开(公告)日:2023-05-16

    申请号:CN202211678724.2

    申请日:2022-12-26

    Abstract: 本发明创造属于半导体制造的技术领域,具体涉及了一种碳化硅沟槽栅MOSFET器件及其制作方法。一种碳化硅沟槽栅MOSFET器件,包括:N型衬底和位于所述衬底上的N‑外延层;所述外延层作为MOSFET的漂移区;所述外延层上方存在有多个P阱区;在每个所述P阱区的上方都相对应的存在有N+源区;多个所述P阱区之间通过碳化硅沟槽相隔;在所述碳化硅沟槽中沿着沟槽方向间隔存在有多个沟槽台面。本申请利用沟槽底部与沟槽台面的P+电场屏蔽层对沟槽栅氧电场进行有效屏蔽,解决沟槽栅氧化层内电场应力过大的问题,提升栅氧可靠性。而且还通过沟槽台面P+电场屏蔽层将源极与沟槽底部P+电场屏蔽层连接,解决沟槽栅底部P+电场屏蔽层无法有效引出接地的问题。

    一种功率器件结终端结构、制造方法及功率器件

    公开(公告)号:CN112993009B

    公开(公告)日:2023-04-18

    申请号:CN201911302916.1

    申请日:2019-12-17

    Abstract: 本申请提供了一种功率器件结终端结构,场限环包括第一组场限环和第二组场限环,第一组场限环和第二组场限环中,每个场限环的宽度加上靠近主结方向且与其相邻的间隔的宽度为一常数;其中,第一组场限环相邻的场限环之间的间距以及主结与其相邻的场限环之间的间距中,每两个或多个相邻的所述间距相等,且沿从主结至场限环的方向依次递增;第二组场限环相邻的场限环之间的间距以及第二组场限环与第一组场限环相邻的场限环之间的间距中,沿从主结至场限环的方向,所述间距依次递增。本申请的结终端结构避免了主结附近和结终端外边缘附近的局部电场过大导致的器件击穿现象,使功率器件耐压性能和可靠性提升。

    晶圆减薄方法、半导体器件的制备方法及半导体器件

    公开(公告)号:CN114038748A

    公开(公告)日:2022-02-11

    申请号:CN202111255231.3

    申请日:2021-10-27

    Abstract: 本申请提供一种晶圆减薄方法、半导体器件的制备方法及半导体器件。所述第一研磨工艺研磨后,所述晶圆的所述第二表面包括多个应力不同的区域;采用第二研磨工艺,对所述晶圆的所述第二表面再次进行研磨,以将所述晶圆减薄至第二预设厚度;其中,所述第二研磨工艺中,在所述第二表面上应力增大的方向上,各个所述区域对应的研磨精度逐渐增加。该方法通过对半导体器件制备过程中,晶圆减薄面进行区域化不同程度的应力释放,能够精准改善或消除衬底减薄过程产生的翘曲度,避免对后续工艺造成严重影响。该方法充分考虑了晶圆翘曲的分布情况,针对性改善晶圆翘曲的同时不会造成晶圆反向翘曲。该方法简单便捷,成本低,效果好,易实现。

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