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公开(公告)号：CN112993009B
公开(公告)日：2023-04-18
申请号：CN201911302916.1
申请日：2019-12-17
Applicant: 株洲中车时代半导体有限公司
Abstract: 本申请提供了一种功率器件结终端结构，场限环包括第一组场限环和第二组场限环，第一组场限环和第二组场限环中，每个场限环的宽度加上靠近主结方向且与其相邻的间隔的宽度为一常数；其中，第一组场限环相邻的场限环之间的间距以及主结与其相邻的场限环之间的间距中，每两个或多个相邻的所述间距相等，且沿从主结至场限环的方向依次递增；第二组场限环相邻的场限环之间的间距以及第二组场限环与第一组场限环相邻的场限环之间的间距中，沿从主结至场限环的方向，所述间距依次递增。本申请的结终端结构避免了主结附近和结终端外边缘附近的局部电场过大导致的器件击穿现象，使功率器件耐压性能和可靠性提升。
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公开(公告)号：CN114210605B
公开(公告)日：2023-06-23
申请号：CN202111537539.7
申请日：2021-12-15
Applicant: 株洲中车时代半导体有限公司
IPC: B07C5/344
Abstract: 本发明提供一种碳化硅功率半导体器件测试方法，该方法包括获得栅极筛选参考电压；测试获得各待测碳化硅功率半导体器件的第一额定阈值电压；测试各待测碳化硅功率半导体器件的待测器件栅极电压；当待测器件栅极电压大于或等于栅极筛选参考电压，判定初步合格；测试获得初步合格的各待测碳化硅功率半导体器件的第二额定阈值电压；当第一额定阈值电压与第二额定阈值电压的差异幅度大于预设变化率阈值时，判定不合格，反之，判定待测碳化硅功率半导体器件的合格。分别通过栅极漏电测试、阈值电压测试，并进行栅极电压对比和阈值电压对比分别进行筛选，能够有效筛选出在栅极漏电流测试中受损的芯片，确保筛选效率，并且提高了筛选精度。
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公开(公告)号：CN114210605A
公开(公告)日：2022-03-22
申请号：CN202111537539.7
申请日：2021-12-15
Applicant: 株洲中车时代半导体有限公司
IPC: B07C5/344
Abstract: 本发明提供一种碳化硅功率半导体器件测试方法，该方法包括获得栅极筛选参考电压；测试获得各待测碳化硅功率半导体器件的第一额定阈值电压；测试各待测碳化硅功率半导体器件的待测器件栅极电压；当待测器件栅极电压大于或等于栅极筛选参考电压，判定初步合格；测试获得初步合格的各待测碳化硅功率半导体器件的第二额定阈值电压；当第一额定阈值电压与第二额定阈值电压的差异幅度大于预设变化率阈值时，判定不合格，反之，判定待测碳化硅功率半导体器件的合格。分别通过栅极漏电测试、阈值电压测试，并进行栅极电压对比和阈值电压对比分别进行筛选，能够有效筛选出在栅极漏电流测试中受损的芯片，确保筛选效率，并且提高了筛选精度。
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Patent Agency Ranking
公开(公告)号：CN114121639B
公开(公告)日：2025-04-18
申请号：CN202010881132.5
申请日：2020-08-27
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/3065 , H01L21/306 , H01L21/308 , H01L21/762 , H10D62/10 , H10D64/27 , H10D64/01
Abstract: 本发明提供了一种圆滑沟槽的制作方法及圆滑沟槽结构，所述制作方法包括：首先由经所述掩膜层，利用以各向异性为主的第一次干法刻蚀蚀刻所述半导体晶圆，以形成侧壁陡直和底部平滑的沟槽结构，然后去除所述第一层掩膜，并在没有掩膜层的保护情况下，利用以各向同性为主的第二次干法刻蚀蚀刻所述半导体晶圆，以圆滑所述沟槽的顶部和底部，最终形成侧壁陡直、顶部和底部圆滑的沟槽。因此，本发明提供的沟槽制作方法工艺步骤简单，能够极大地提高工艺效率和节约成本，本发明提供的圆滑沟槽结构既能够提升器件性能和可靠性，又可以为后续沟槽内的生长及填充工艺带来便捷。
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公开(公告)号：CN112993009A
公开(公告)日：2021-06-18
申请号：CN201911302916.1
申请日：2019-12-17
Applicant: 株洲中车时代半导体有限公司
Abstract: 本申请提供了一种功率器件结终端结构，场限环包括第一组场限环和第二组场限环，第一组场限环和第二组场限环中，每个场限环的宽度加上靠近主结方向且与其相邻的间隔的宽度为一常数；其中，第一组场限环相邻的场限环之间的间距以及主结与其相邻的场限环之间的间距中，每两个或多个相邻的所述间距相等，且沿从主结至场限环的方向依次递增；第二组场限环相邻的场限环之间的间距以及第二组场限环与第一组场限环相邻的场限环之间的间距中，沿从主结至场限环的方向，所述间距依次递增。本申请的结终端结构避免了主结附近和结终端外边缘附近的局部电场过大导致的器件击穿现象，使功率器件耐压性能和可靠性提升。
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公开(公告)号：CN114121639A
公开(公告)日：2022-03-01
申请号：CN202010881132.5
申请日：2020-08-27
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/3065 , H01L21/306 , H01L21/308 , H01L21/762 , H01L29/06 , H01L21/28 , H01L29/423
Abstract: 本发明提供了一种圆滑沟槽的制作方法及圆滑沟槽结构，所述制作方法包括：首先由经所述掩膜层，利用以各向异性为主的第一次干法刻蚀蚀刻所述半导体晶圆，以形成侧壁陡直和底部平滑的沟槽结构，然后去除所述第一层掩膜，并在没有掩膜层的保护情况下，利用以各向同性为主的第二次干法刻蚀蚀刻所述半导体晶圆，以圆滑所述沟槽的顶部和底部，最终形成侧壁陡直、顶部和底部圆滑的沟槽。因此，本发明提供的沟槽制作方法工艺步骤简单，能够极大地提高工艺效率和节约成本，本发明提供的圆滑沟槽结构既能够提升器件性能和可靠性，又可以为后续沟槽内的生长及填充工艺带来便捷。
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公开(公告)号：CN113035951A
公开(公告)日：2021-06-25
申请号：CN201911355637.1
申请日：2019-12-25
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/78 , H01L21/336 , C23C16/02 , C23C16/24 , C23C16/56 , C23C16/455 , C23C16/40 , C23C16/44
Abstract: 本发明公开了一种MOSFET结构及其制备方法和应用。该MOSFET结构包括具有沟槽的碳化硅晶圆，以及沉积于所述沟槽的侧壁和底部的栅极氧化层，且沟槽底部的栅极氧化层厚度大于沟槽侧壁的栅极氧化层厚度。本发明的MOSFET结构能够避免底部栅极氧化层厚度偏薄导致器件提前击穿的问题，提高了半导体器件的可靠性。
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公开(公告)号：CN112614879A
公开(公告)日：2021-04-06
申请号：CN202011354573.6
申请日：2020-11-27
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/06 , H01L29/786 , H01L21/336
Abstract: 本公开提供一种碳化硅器件的元胞结构、其制备方法及碳化硅器件，所述元胞结构包括：多个间隔设置于所述漂移层表面内的第二导电类型阱区；位于所述阱区表面内的源区；位于相邻两个所述阱区之间的栅极沟槽；位于所述漂移层内且纵向间隔设置于所述栅极沟槽下方的第二导电类屏蔽区；其中，所述屏蔽区的顶部与所述栅极沟槽的底部和所述阱区的底部接触。通过在栅极沟槽底部设置纵向间隔的第二导电类型的屏蔽区，可大幅降低阻断状态下器件的栅极介质层的电场应力，大幅提高器件的长期使用可靠性；所述屏蔽区与源极金属层电连接，可以提高器件的开关频率，降低开关损耗。
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