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公开(公告)号：CN114210605B
公开(公告)日：2023-06-23
申请号：CN202111537539.7
申请日：2021-12-15
Applicant: 株洲中车时代半导体有限公司
IPC: B07C5/344
Abstract: 本发明提供一种碳化硅功率半导体器件测试方法，该方法包括获得栅极筛选参考电压；测试获得各待测碳化硅功率半导体器件的第一额定阈值电压；测试各待测碳化硅功率半导体器件的待测器件栅极电压；当待测器件栅极电压大于或等于栅极筛选参考电压，判定初步合格；测试获得初步合格的各待测碳化硅功率半导体器件的第二额定阈值电压；当第一额定阈值电压与第二额定阈值电压的差异幅度大于预设变化率阈值时，判定不合格，反之，判定待测碳化硅功率半导体器件的合格。分别通过栅极漏电测试、阈值电压测试，并进行栅极电压对比和阈值电压对比分别进行筛选，能够有效筛选出在栅极漏电流测试中受损的芯片，确保筛选效率，并且提高了筛选精度。
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公开(公告)号：CN116092942A
公开(公告)日：2023-05-09
申请号：CN202310020546.2
申请日：2023-01-06
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/10
Abstract: 本发明提供了一种功率半导体器件的制作方法及功率半导体器件，解决了栅极氧化层电场应力过大，进而影响器件长期可靠性，甚至导致器件失效的问题。包括：提供一衬底；在衬底上形成外延层；在外延层的上表面进行离子注入，以在外延层上形成第一导电类型阱区；对第一导电类型阱区的上表面进行离子注入，以在第一导电类型阱区的上表面形成第一导电类型掺杂层和第二导电类型掺杂层；对子第二导电类型掺杂层进行沟槽刻蚀；在沟槽内填充多晶硅；在第一导电类型掺杂层、第二导电类型掺杂层和多晶硅的表面形成具有图像化的掩膜层；去除沟槽内的多晶硅；进行至少两组离子倾斜注入，以在沟槽的侧壁和底部形成第一导电类型电场屏蔽层；去除掩膜层。
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公开(公告)号：CN114210605A
公开(公告)日：2022-03-22
申请号：CN202111537539.7
申请日：2021-12-15
Applicant: 株洲中车时代半导体有限公司
IPC: B07C5/344
Abstract: 本发明提供一种碳化硅功率半导体器件测试方法，该方法包括获得栅极筛选参考电压；测试获得各待测碳化硅功率半导体器件的第一额定阈值电压；测试各待测碳化硅功率半导体器件的待测器件栅极电压；当待测器件栅极电压大于或等于栅极筛选参考电压，判定初步合格；测试获得初步合格的各待测碳化硅功率半导体器件的第二额定阈值电压；当第一额定阈值电压与第二额定阈值电压的差异幅度大于预设变化率阈值时，判定不合格，反之，判定待测碳化硅功率半导体器件的合格。分别通过栅极漏电测试、阈值电压测试，并进行栅极电压对比和阈值电压对比分别进行筛选，能够有效筛选出在栅极漏电流测试中受损的芯片，确保筛选效率，并且提高了筛选精度。
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公开(公告)号：CN114121617A
公开(公告)日：2022-03-01
申请号：CN202010898611.8
申请日：2020-08-31
Applicant: 株洲中车时代半导体有限公司
Abstract: 本说明书一个或多个实施例提供一种短沟道场效应管及其制作方法，能够对沟道长度进行精确控制且控制操作工艺简单。所述方法包括：获取第一导电衬底及第一导电外延层,在所述第一导电外延层上表面沉积生成注入掩膜层；对所述注入掩膜层进行刻蚀生成具有注入掩膜角的掩膜窗口；利用所述掩膜窗口依次进行第二导电离子注入与第一导电离子注入，其中第二导电离子垂直注入，第一导电离子对称倾斜注入；所述第二导电掺杂区中超出所述第一导电掺杂区的部分形成短沟道，在所述短沟道基础上设置源极、栅极与漏极，形成所述短沟道场效应管。所述短沟道场效应管利用所述制作方法制得。
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公开(公告)号：CN113053992A
公开(公告)日：2021-06-29
申请号：CN201911370380.7
申请日：2019-12-26
Applicant: 株洲中车时代半导体有限公司
Abstract: 本发明公开了一种碳化硅MOSFET器件的元胞结构，包括：位于第一导电类型衬底层上的第一导电类型漂移区，位于漂移区内的第二导电类型阱区和JFET区，位于阱区表面内的增强区，位于第一导电类型增强区、阱区以及JFET区上且与它们同时接触的栅极绝缘层及其之上的栅极，位于增强区上的源极金属，位于第二电类型增强区和漂移区上的肖特基金属，以及位于衬底之下的漏极金属。本发明通过在三维分裂栅结构的碳化硅MOSFET元胞结构内集成SBD，提高了MOSFET器件体二极管的开启电压，提高了器件可靠性，通过SBD集成于MOSFET元胞结构的JFET区，增加了器件整体功率密度，且肖特基金属与JFET掺杂区域进行错位间隔设置，实现了导通电阻和漏电流较好的折中关系。
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Patent Agency Ranking
公开(公告)号：CN108010840B
公开(公告)日：2021-04-23
申请号：CN201610947670.3
申请日：2016-11-02
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/324 , H01L21/318 , H01L21/02
Abstract: 本发明涉及掺杂半导体器件的制备方法和半导体器件。根据本发明的方法包括以下步骤：步骤一，对半导体基材进行掺杂后，在半导体基材的表面上形成Si3N4保护层；步骤二，将带有Si3N4保护层的半导体基材进行退火。根据本发明的方法，使用Si3N4作为半导体基材的退火保护层。在退火之后，可将Si3N4层用作半导体器件的绝缘层，从而不必将Si3N4层完全去除，这简化了生产步骤。
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公开(公告)号：CN112635315A
公开(公告)日：2021-04-09
申请号：CN202011454720.7
申请日：2020-12-10
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/28 , H01L29/423 , H01L29/51
Abstract: 本公开提供一种沟槽氧化层和沟槽栅的制备方法及半导体器件。该方法包括：以第二掩膜层作为掩蔽，注入氧离子到沟槽底部的外延层内，以在沟槽底部的外延层内形成氧离子注入区；去除覆盖于沟槽底部的第二掩膜层部分，并对外延层进行热氧化处理，以在沟槽底部形成第一氧化层；去除剩余的第二掩膜层部分；再次对外延层进行热氧化处理，以在沟槽侧壁上形成第二氧化层；其中，第一氧化层的厚度大于第二氧化层的厚度。通过在沟槽侧壁和沟槽底部形成第二掩膜层，避免氧离子注入到沟槽侧壁，抑制沟槽侧壁的栅氧生长速率，形成底部致密的厚栅氧化层(第一氧化层)，强化了沟槽底部抗击穿能力，且降低了器件的栅‑漏电容，开关特性得到改善。
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公开(公告)号：CN112310227A
公开(公告)日：2021-02-02
申请号：CN201910693031.2
申请日：2019-07-30
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/861 , H01L29/06 , H01L21/328
Abstract: 本发明公开了一种高势垒SiC JBS器件及其制备方法，该器件包括由上至下设置的第一电极层、SiC衬底、N‑SiC外延层、第二电极层、介质层和PI层。本发明的SiC器件通过在外延层形成JBS结构和表层低浓度结构，提升了器件势垒高度，同时减小器件漏电特性。
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公开(公告)号：CN112310225A
公开(公告)日：2021-02-02
申请号：CN202011193583.6
申请日：2020-10-30
Applicant: 株洲中车时代半导体有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种功率半导体器件的制作方法及功率半导体器件，解决了为了提高碳化硅MOSFET的电流控制能力，将器件的尺寸缩小，导致源极欧姆接触面积减小，进而增大器件源极区域欧姆接触电阻占比的问题。包括：提供一第一导电类型衬底；在第一导电类型衬底上形成第一导电类型漂移层；在第一导电类型漂移层上形成第二导电类型掺杂层和第二导电类型埋层；在第二导电类型掺杂层的部分区域形成第一导电类型掺杂层；在第一导电类型掺杂层上表面、第二导电类型掺杂层上表面以及第一导电类型漂移层的部分上表面上形成栅极结构；在第二导电类型埋层、第一导电类型掺杂层和栅极结构上形成源极；在第一导电类型衬底的背面形成漏极。
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公开(公告)号：CN109755110B
公开(公告)日：2020-12-08
申请号：CN201711092207.6
申请日：2017-11-08
Applicant: 株洲中车时代半导体有限公司
IPC: H01L21/04 , H01L21/335
Abstract: 本发明公开了一种SiC JBS器件正面电极的制造方法，包括：在SiC JBS器件的有源层上利用离子注入掩膜进行离子注入，其中，有源层包括间隔排列的P型掺杂区和N型掺杂区；在离子注入掩膜和已经注入离子的P型掺杂区上沉积保护层；进行第一次退火；去除保护层；在离子注入掩膜和完成离子替位后的P型掺杂区上沉积第一金属层；进行第二次退火；去除第一金属层和离子注入掩膜；在P型掺杂区上的金属硅化物和N型掺杂区上沉积第二金属层；进行第三次退火；离子注入掩膜由上层和下层的双层结构构成，上层用于在第二次退火时隔离N型掺杂区和第一金属层，实现欧姆接触和肖特基接触的精确分区，下层在第一次退火时保护有源层。
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