沟槽栅MOS功率器件及其栅极制作方法

    公开(公告)号:CN111403476B

    公开(公告)日:2023-08-29

    申请号:CN201910002574.5

    申请日:2019-01-02

    Abstract: 本发明提供的一种沟槽栅MOS功率器件及其栅极制作方法,通过两次热氧化工艺在不同的位置处形成了厚薄不同的两种栅极氧化层,薄氧化层的设置使得阀值电压能够满足沟槽栅MOS功率器件的正常工作要求,保证MOS功率器件正常的开关动作,厚氧化层能够降低米勒电容,解决了开关行为难以调控的问题并降低了开关损耗,且厚氧化层耐载流子轰击能力较强,提高了整个器件的长程可靠性。本发明在保证MOS功率器件正常的开关动作的同时,降低了米勒电容,解决了开关行为难以调控的问题并降低了开关损耗,且提高了长程可靠性,不受阀值电压限制。

    一种离子注入方法
    112.
    发明公开

    公开(公告)号:CN116130340A

    公开(公告)日:2023-05-16

    申请号:CN202211678536.X

    申请日:2022-12-26

    Abstract: 本发明提供了一种离子注入方法,解决了传统的工艺难以在碳化硅晶圆上实现理想的P+离子注入结深的问题。所述离子注入方法包括:提供一晶圆;在所述晶圆上形成具有图形化的刻蚀掩膜层;基于所述刻蚀掩膜层对所述晶圆进行刻蚀以形成沟槽;在所述刻蚀掩膜层远离所述晶圆的一侧以及所述沟槽的侧壁及底部形成第一注入掩膜层;在所述沟槽的部分或全部侧壁形成金属层;在所述注入掩膜层远离所述刻蚀掩膜层一侧表面、所述沟槽的部分侧壁和/或所述沟槽的底部形成第二注入掩膜层;进行至少两次离子倾斜注入,以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构。

    导电结构
    113.
    发明公开
    导电结构 审中-实审

    公开(公告)号:CN116068230A

    公开(公告)日:2023-05-05

    申请号:CN202211635427.X

    申请日:2022-12-19

    Abstract: 本发明提供导电结构,包括第一连接部、第二连接部和软连接部,其中,第一连接部其中一端与电气连接端子连接,第二连接部其中一端与被测对象直接接触,软连接部两端分别与第一连接部和第二连接部连接,通过外部施加压力调整软连接部压缩行程。本发明通过第一连接部与电气连接端子实现电气连接,通过第二连接部与被测对象直接接触实现电气连接,通过软连接部提供第一连接部和第二连接部的大电流通电,保证第二连接部与IGBT等被测对象自找平良好贴合,同时提供足够的接触压力,保证导电接触界面的有效接触,从而实现与被测对象免螺钉安装的直接导电接触方式,且导电结构拆装方便,且方便安装维护。

    带有P+沟槽结构的碳化硅MOSFET器件及制作方法

    公开(公告)号:CN115954379A

    公开(公告)日:2023-04-11

    申请号:CN202211436700.6

    申请日:2022-11-16

    Abstract: 本公开涉及芯片制造技术领域,提供了带有P+沟槽结构的碳化硅MOSFET器件及制作方法。该器件的元胞包括:所述碳化硅N‑外延层内部形成有两个对称设置的P‑base区域;所述P‑base区域内部形成有通过自对准技术形成的N+源极区域,所述N+源极区域内部形成有P+沟槽;所述P+沟槽的底部下方形成有P+源极区域;所述碳化硅N‑外延层形成有层间绝缘介质,所述层间绝缘介质内设有栅极金属,所述层间绝缘介质设有源极开孔;所述P+沟槽的侧壁和底部,以及所述源极开孔的底部设有均匀厚度的源极金属。本公开实施例通过形成的N+源极和P+源极,使得源极与P‑base形成短接,抑制寄生NPN效应,同时又提高P+源极的精度,避免元胞内的不均流现象,提高器件的可靠性。

    沟槽栅功率半导体器件及其制作方法

    公开(公告)号:CN113066861B

    公开(公告)日:2023-04-07

    申请号:CN201911296084.7

    申请日:2019-12-16

    Abstract: 本发明提出了一种沟槽栅功率半导体器件及制作方法,该方法包括,在衬底表面形成第一导电类型区域和第二导电类型区域;在衬底表面刻蚀方形沟槽栅极和方形沟槽陪栅,陪栅位于栅极围成的区域内;在衬底表面和沟槽内部形成栅氧;在衬底表面及沟槽内部淀积多晶硅;在栅极围成的区域内表面形成第一导电类型源区;在栅氧表面及沟槽栅围成的区域表面沉积绝缘介质层;刻蚀沟槽栅极与沟槽陪栅之间的部分区域、沟槽陪栅之间的所有区域、沟槽陪栅及其上方的绝缘介质层,在刻蚀的窗口区域形成第二导电类型源区;在刻蚀的窗口内部及衬底表面形成发射极,并将多晶硅通过金属引出形成栅极;在衬底背面形成第一导电类型缓冲层、第二导电类型发射区及集电极。

    一种碳化硅MOSFET器件的元胞结构及功率半导体器件

    公开(公告)号:CN113053992B

    公开(公告)日:2023-04-07

    申请号:CN201911370380.7

    申请日:2019-12-26

    Abstract: 本发明公开了一种碳化硅MOSFET器件的元胞结构,包括:位于第一导电类型衬底层上的第一导电类型漂移区,位于漂移区内的第二导电类型阱区和JFET区,位于阱区表面内的增强区,位于第一导电类型增强区、阱区以及JFET区上且与它们同时接触的栅极绝缘层及其之上的栅极,位于增强区上的源极金属,位于第二电类型增强区和漂移区上的肖特基金属,以及位于衬底之下的漏极金属。本发明通过在三维分裂栅结构的碳化硅MOSFET元胞结构内集成SBD,提高了MOSFET器件体二极管的开启电压,提高了器件可靠性,通过SBD集成于MOSFET元胞结构的JFET区,增加了器件整体功率密度,且肖特基金属与JFET掺杂区域进行错位间隔设置,实现了导通电阻和漏电流较好的折中关系。

    碳化硅器件的元胞结构、其制备方法及碳化硅器件

    公开(公告)号:CN111933710B

    公开(公告)日:2023-04-07

    申请号:CN202010768456.8

    申请日:2020-08-03

    Abstract: 本公开提供一种碳化硅器件的元胞结构、其制备方法及碳化硅器件,所述元胞结构包括:多个间隔设置于所述漂移层表面内的第二导电类型阱区;位于所述阱区表面内的第二导电类型第一源区和第一导电类型第二源区;位于相邻两个所述阱区之间的第一栅极沟槽;位于所述漂移层内且位于所述第一栅极沟槽下方的第二导电类型第一屏蔽区;设置于所述第一栅极沟槽内并分别位于所述第一栅极沟槽两侧的第一栅极和第二栅极。通过在第一栅极沟槽底部设置第一屏蔽区,可大幅降低阻断状态下器件的栅极氧化层的电场应力,大幅提高器件的长期使用可靠性。且通过在栅极沟槽内设置通过层间介质层隔离的第一栅极和第二栅极,即形成分裂状的栅极,可降低栅极寄生电容。

    碳化硅MOSFET器件的元胞结构、其制备方法及碳化硅MOSFET器件

    公开(公告)号:CN111933685B

    公开(公告)日:2022-09-09

    申请号:CN202010591568.0

    申请日:2020-06-24

    Abstract: 本公开提供一种碳化硅MOSFET器件的元胞结构、其制备方法及碳化硅MOSFET器件,所述元胞结构包括:位于所述衬底上方的第一导电类型漂移层;其中,在元胞结构两侧,于所述漂移层表面向下设置有侧部沟槽,以在所述漂移层表面于所述元胞结构中心位置形成凸台;位于所述侧部沟槽下方的第二导电类型阱区;位于所述阱区表面内的第一导电类型源区;设置于所述漂移层内,且位于所述凸台的顶部和侧壁以及所述侧部沟槽的底部靠近所述凸台的一侧的下方的第二导电类型屏蔽区。屏蔽区的加入,可大幅降低阻断态下器件的栅极氧化层的电场应力,大幅提高长期使用的可靠性。而且屏蔽区对器件导通特性的影响很小,可实现良好的栅极氧化层的电场应力和导通电阻之间的折中关系。

    一种功率模块及其制作方法
    119.
    发明公开

    公开(公告)号:CN114628376A

    公开(公告)日:2022-06-14

    申请号:CN202011465254.2

    申请日:2020-12-14

    Abstract: 本发明属于一种功率模块,具体是涉及到一种功率模块及其制作方法,功率模块包括基板、衬板、芯片及封装壳体,所述衬板包括陶瓷层及上覆金属层、下覆金属层;还包括母排端子,所述母排端子与上覆金属层一体成型;制作方法包括通过冲压使母排端子与上覆金属层一体成型;将上覆金属层和下覆金属层分别连接在陶瓷层的上表面和下表面;将芯片连接在衬板上;使芯片与上覆金属层电性连接;将衬板连接在基板上;将封装壳体安装在基板上;在封装壳体的内部填充绝缘胶;本发明母排端子与上覆金属层一体成型,减少了焊接界面,消除了传统焊接或超声波键合的功率模块中母排端子与上覆金属层接触界面可靠性薄弱的问题,提升了功率模块的温度冲击可靠性。

Patent Agency Ranking