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公开(公告)号：CN114866497A
公开(公告)日：2022-08-05
申请号：CN202210674910.2
申请日：2022-06-15
Applicant: 西安微电子技术研究所
IPC: H04L49/10 , H04L49/00 , H04L49/35 , H04L49/111
Abstract: 本发明提供一种全局异步站内同步的PCIe交换电路和方法，该系统包括若干个站模块，所有的站模块共同连接有访问仲裁模块；所述访问仲裁模块通过EERROM控制器和外部的EERROM交互，所述访问仲裁模块通过IIC总线控制器与外部的IIC主机交互；所述站模块通过PCIe链路连接有上游端口；该方法将电路划分为多个站模块，电路总体结构简单、各个模块的功能划分合理，有利于分模块高效的并行开展逻辑设计；同一个站中的所有端口工作于同一时钟域，不同的站可工作于不同的时钟域，电路的时钟域分隔清晰简洁，可以方便的进行跨时钟域的设计和检查，大大降低常见的跨时钟域设计风险，确保电路的可靠性。
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公开(公告)号：CN114567569A
公开(公告)日：2022-05-31
申请号：CN202210182854.0
申请日：2022-02-25
Applicant: 西安微电子技术研究所
IPC: H04L43/045 , H04L41/14 , H04L41/12
Abstract: 本发明提供一种PCIe仿真数据可视化方法、系统、设备及介质，将PCIe事务可视化显示在平台中，解决了在调试工作中的困难，显著提高了调试的准确度和PCIe仿真验证效率。包括如下步骤：采集所有PCIe设备的PCIe串行码并解析为并行码流；根据协议规定对并行码流进行三层协议的解包，获取三层的事务流信息，其中，三层分为物理层、数据链路层和事务层；根据获取的事务流信息构建所有PCIe设备的网络拓扑结构；基于Python的Tkinter模块搭建可视化面板，对构建的网络拓扑结构进行可视化处理，实现PCIe仿真数据可视化。
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公开(公告)号：CN114050155A
公开(公告)日：2022-02-15
申请号：CN202111264689.5
申请日：2021-10-28
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种用于收发器的高耐压抗静电结构，多个对应端口两侧均连接有高耐压二极管结构，端口均为仅一侧导通高耐压二极管结构的阳极，形成多个对应端口线路组，且每个对应端口线路组至少形成两条放电通道；通过反偏二极管和正偏二级管的组合，端口到端口之间至少存在两条放电通道，大幅度减小了单条放电通道的压力，满足超高电压静电放电要求，当端口到端口的其中一条放电通道负荷过重，另外一条放电通道负荷较轻，则均衡放电通道平衡器件被触发，承受电压过大的一侧，通过均衡放电通道平衡器件向负荷较轻的一侧分流，实现双侧均衡放电，双侧均衡放电技术，有效避免了单一通道放电负荷过大而另一通道负荷较小的放电不平衡问题，显著提升器件的抗静电特性。
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公开(公告)号：CN114003543A
公开(公告)日：2022-02-01
申请号：CN202111277454.X
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: G06F13/42
Abstract: 本发明属于通信领域，公开了一种高速串行总线时钟补偿方法及系统，包括包括以下步骤：获取高速串行总线各通道的写入数据数量和读出数据数量，并根据写入数据数量和读出数据数量生成各通道的补偿申请；获取高速串行总线各通道的当前写入数据和当前读出数据，并根据当前写入数据和当前读出数据生成各通道的状态信号；根据各通道的状态信号以及补偿申请，生成各通道的补偿使能信号，并根据各通道的补偿使能信号对各通道进行预设的补偿操作。对多通道的各个输入时钟无相位要求，具有灵活的使用性，可应用于多种高速总线协议之中，解决多种高速总线物理层的多通道互联问题，并通过状态信号控制各通道的补偿操作，有效的提高电路传输的可靠性与正确性。
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公开(公告)号：CN113992486A
公开(公告)日：2022-01-28
申请号：CN202111258552.9
申请日：2021-10-27
Applicant: 西安微电子技术研究所
IPC: H04L25/03
Abstract: 本发明一种自适应双标分量极值对比判决反馈均衡电路，包括两抽头滤波器、阈值自适应单元、比较电路、时延单元、双标幅值均衡判决电路、系数更新单元和缓冲器；两抽头滤波器的输入端用于接收输入信号VIN，两抽头滤波器的输出端分别连接阈值自适应单元的输入端和比较电路的输入端，比较电路的输出端分别连接时延单元的输入端、双标幅值均衡判决电路的输入端和缓冲器的输入端，缓冲器用于输出信号VOUT；时延单元的输出端和阈值自适应单元的输出端均连接双标幅值均衡判决电路的输入端，双标幅值均衡判决电路的输出端连接系数更新单元的输入端，系数更新单元的输出端反馈连接两抽头滤波器的输入端。降低信号传输误码率，优化判决反馈均衡电路设计结构。
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Patent Agency Ranking
公开(公告)号：CN113946526A
公开(公告)日：2022-01-18
申请号：CN202111277505.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种高速串行总线的多通道数据绑定系统及方法，采用码元对齐模块、解码模块、弹性缓冲器和通道绑定模块按顺序处理由Serdes接收的数据，通过将弹性缓冲增/删码元的信号和协议定义的同步码元相结合，动态调节移位寄存器移位量和写/读指针的方式，有效消除弹性缓冲器增/删码元造成的多通道数据解绑问题，降低多通道链路出错的概率，提升传输效率，移位寄存器的深度可配置，大于高速总线协议中两个同步码元之间的最小间隔，这样可以保证通道同步模块可以对总线协议定义的通道间最大延迟进行恢复。
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公开(公告)号：CN113220627A
公开(公告)日：2021-08-06
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
Abstract: 本发明公开了一种二维片上网络路由节点结构，本发明在虫孔交换和虚通道技术基础上多路由节点结构进行改进，优化了RN内部交叉开关以及传输通路，降低了RN硬件资源及实现复杂度。本发明具有六个端口的二维NoC RN单元，相邻的二维NoC RN单元间具有RN之间传输通路，二维NoC RN单元包括两个交叉开关，两个交叉开关之间具有RN内部传输通路。该结构简单、规则、无死锁，有利于RN层次化和模块化设计。本发明中RN定义的端口、缓存大小、数据宽度可根据NoC资源及性能需求进行缩减，其中的路由算法、仲裁策略均不受该结构影响。同时，RN之间物理通道可支持单通道或双通道，具有良好的通用性。
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公开(公告)号：CN110188059B
公开(公告)日：2020-10-27
申请号：CN201910411859.4
申请日：2019-05-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了数据有效位统一配置的流控式FIFO缓存结构及方法，包括第一FIFO和第二FIFO，第一FIFO和第二FIFO共同连接至用于选择全双工模式或半双工模式的全双工模式配置寄存器。本发明能够提高与主机接口的数据传输效率，减少通过软件进行数据整合的开销，并且设计硬件管理的流控模式从而避免FIFO的溢出现象。
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公开(公告)号：CN107340992B
公开(公告)日：2020-07-28
申请号：CN201710452883.3
申请日：2017-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种定点数据筛选电路，包括上升沿检测电路、输入电路、减法器以及输出电路；待筛选数据DataA、待筛选数据在存储器中的地址DataB以及执行阈值比较指令时的阈值DR0为输入数据；减法器的被减数输入端输入DataA，减数端输入DR0或上一个DataA，减法器的输出端连接上升沿检测电路，上升沿检测电路的输出端以及输入电路的输出端均与输出电路相连。本发明能够以数据流方式实现对大量定点数据的筛选，能够给出满足指定条件的数据或者对应的地址。在ALU中设计这样的筛选装置，能够快速完成定点数据的筛选，简化软件程序的设计，降低处理器的执行能耗，弥补普通的数据比较指令只能对较少的几个数(一般两个数)进行比较的不足。
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公开(公告)号：CN107358978B
公开(公告)日：2020-06-23
申请号：CN201710452893.7
申请日：2017-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种兼容定时和性能计数的可配置装置，将定时计数和性能计数两种功能融合到一个装置中，使用同一个计数器，使用的时候通过配置寄存器来选择使用定时功能还是性能计数功能。考虑到实际应用中可能存在需要同时使用多个定时计数器/性能计数器的情况，可以将这中装置同时设置多套，每个功能单元都包含一个计数器，且都能工作在定时或者性能计数的模式下，定时/性能计数值是用户可以随时获取的，从而让芯片使用者通过该装置更加清楚直观的明确当前程序的性能，方便用户对应用程序的性能评估，操作次数更少和功耗都更低的应用程序，也可以用来配合某些指令的执行，获取到一些统计性的数据，例如数据筛选时给出满足条件的数据个数。
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