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公开(公告)号：CN108763106B
公开(公告)日：2020-07-24
申请号：CN201810551673.4
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F12/0871
Abstract: 本发明公开了一种基于交叉存储的Cache实现方法，在满足的条件下，一个周期填充一个Cache行的所有N个字，同时在命中判断周期使用同一地址读取所有M路对应的K个字，满足流水线对Cache访问的时序要求，N为Cache行的大小，K为流水线与Cache之间的数据位宽，并且N是K的整数倍，M为Cache的路数。本发明保证了可同时写入同一路一个Cache行的所有数据，又可同时读出不同路的相同地址的数据，充分利用了高性能片上总线的数据带宽，又满足了处理器流水线对Cache时序的要求。
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公开(公告)号：CN109189719A
公开(公告)日：2019-01-11
申请号：CN201810848066.4
申请日：2018-07-27
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。
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公开(公告)号：CN114567569A
公开(公告)日：2022-05-31
申请号：CN202210182854.0
申请日：2022-02-25
Applicant: 西安微电子技术研究所
IPC: H04L43/045 , H04L41/14 , H04L41/12
Abstract: 本发明提供一种PCIe仿真数据可视化方法、系统、设备及介质，将PCIe事务可视化显示在平台中，解决了在调试工作中的困难，显著提高了调试的准确度和PCIe仿真验证效率。包括如下步骤：采集所有PCIe设备的PCIe串行码并解析为并行码流；根据协议规定对并行码流进行三层协议的解包，获取三层的事务流信息，其中，三层分为物理层、数据链路层和事务层；根据获取的事务流信息构建所有PCIe设备的网络拓扑结构；基于Python的Tkinter模块搭建可视化面板，对构建的网络拓扑结构进行可视化处理，实现PCIe仿真数据可视化。
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公开(公告)号：CN109189719B
公开(公告)日：2022-04-19
申请号：CN201810848066.4
申请日：2018-07-27
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。
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公开(公告)号：CN108777576B
公开(公告)日：2021-09-07
申请号：CN201810515153.8
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。
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Patent Agency Ranking
公开(公告)号：CN114925654B
公开(公告)日：2024-03-29
申请号：CN202210577174.9
申请日：2022-05-25
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F30/33
Abstract: 本发明公开了一种交换电路路由算法的验证方法及装置，将第一路由验证组件数据包转换为第一总线验证组件数据包；将第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；获取第二总线验证组件数据包，并将第二总线验证组件数据包转化为第二路由验证组件数据包；获取待测交换电路的每个输入端口的第一总线验证组件数据包，并转化为第三路由验证组件数据包；根据待测交换电路的理论路由算法逻辑，对第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；将第二路由验证组件数据包与第四路由验证组件数据包进行比对，本发明提高了验证的覆盖率和效率。
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公开(公告)号：CN114567569B
公开(公告)日：2023-10-20
申请号：CN202210182854.0
申请日：2022-02-25
Applicant: 西安微电子技术研究所
IPC: H04L43/045 , H04L41/14 , H04L41/12
Abstract: 本发明提供一种PCIe仿真数据可视化方法、系统、设备及介质，将PCIe事务可视化显示在平台中，解决了在调试工作中的困难，显著提高了调试的准确度和PCIe仿真验证效率。包括如下步骤：采集所有PCIe设备的PCIe串行码并解析为并行码流；根据协议规定对并行码流进行三层协议的解包，获取三层的事务流信息，其中，三层分为物理层、数据链路层和事务层；根据获取的事务流信息构建所有PCIe设备的网络拓扑结构；基于Python的Tkinter模块搭建可视化面板，对构建的网络拓扑结构进行可视化处理，实现PCIe仿真数据可视化。
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公开(公告)号：CN108777576A
公开(公告)日：2018-11-09
申请号：CN201810515153.8
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。
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公开(公告)号：CN108763106A
公开(公告)日：2018-11-06
申请号：CN201810551673.4
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F12/0871
Abstract: 本发明公开了一种基于交叉存储的Cache实现方法，在满足的条件下，一个周期填充一个Cache行的所有N个字，同时在命中判断周期使用同一地址读取所有M路对应的K个字，满足流水线对Cache访问的时序要求，N为Cache行的大小，K为流水线与Cache之间的数据位宽，并且N是K的整数倍，M为Cache的路数。本发明保证了可同时写入同一路一个Cache行的所有数据，又可同时读出不同路的相同地址的数据，充分利用了高性能片上总线的数据带宽，又满足了处理器流水线对Cache时序的要求。
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公开(公告)号：CN114925654A
公开(公告)日：2022-08-19
申请号：CN202210577174.9
申请日：2022-05-25
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F30/33
Abstract: 本发明公开了一种交换电路路由算法的验证方法及装置，将第一路由验证组件数据包转换为第一总线验证组件数据包；将第一总线验证组件数据包发送给待测交换电路的每个输入端口，待测交换电路的每个输出端口输出第二总线验证组件数据包；获取第二总线验证组件数据包，并将第二总线验证组件数据包转化为第二路由验证组件数据包；获取待测交换电路的每个输入端口的第一总线验证组件数据包，并转化为第三路由验证组件数据包；根据待测交换电路的理论路由算法逻辑，对第三路由验证组件数据包进行预测，得到第四路由验证组件数据包；将第二路由验证组件数据包与第四路由验证组件数据包进行比对，本发明提高了验证的覆盖率和效率。
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