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公开(公告)号：CN118885381A
公开(公告)日：2024-11-01
申请号：CN202410862678.4
申请日：2024-06-28
Applicant: 西安微电子技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种调试服务器、多核处理器的调试系统及调试方法，该系统包括：调试主机、仿真器、异构多核目标板；调试主机包括：异构多核GDB和调试服务器；异构多核GDB，发送RSP协议包及调试命令，并实现RSP协议到自定义JTAG协议的转换；调试服务器接收RSP协议包及调试命令，并向仿真器发调试请求，同时将接收仿真器返回的处理结果，并对处理结果进行解析、组装应答帧发送给异构多核GDB；仿真器根据调试请求发送自定义JTAG协议包及命令给异构多核目标板，返回处理结果至调试服务器；异构多核目标板返回处理结果至仿真器。以解决现有技术中所产异构多核处理器所面临的无调试软件使用，无法顺利开展软件开发调试工作的问题，以及存在调试程序复杂、兼容性差等技术问题。
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公开(公告)号：CN118819229A
公开(公告)日：2024-10-22
申请号：CN202410862685.4
申请日：2024-06-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种一级电源输出电压通断次序控制设计方法，采用DC/DC类电压转换电路作为一级电源器件完成板级输入电压到电路工作电压的转换，根据RC充电电压达到两只监控定序电路电压输入阈值先后顺序，依次输出一级电源工作使能信号，开通不同电源轨通道输出，根据RC放电电压下降到两只监控定序电路电压输入阈值先后顺序，依次撤销一级电源工作使能信号，关断不同电源轨通道输出采用电源轨次序管理监控电路完成对一级电源输出电压跟踪定序，实现一级电源输出多电源轨通断次序的控制，满足了超大规模集成电路对工作电压通断次序的特殊需求，并保障了实际应用的上电控制的时效性。
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公开(公告)号：CN117573605A
公开(公告)日：2024-02-20
申请号：CN202311489879.6
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种基于CORTEX‑R4架构的SoC结构，包括系统处理器、EMIF1控制器、EMIF2控制器、管脚复用控制模块IOMAX和若干个功能外设模块；系统处理器为CORTEX‑R4处理器内核；系统处理器和若干个功能外设模块集成在片内总线系统BUS MATRIX上；系统处理器的TCM地址空间三套接口的ATCM、B0TCM和B1TCM分别外接片内FLASH模块、EMIF1控制器和片内SRAM存储器；EMIF2控制器支持大容量存储器的访问控制，EMIF2控制器的引脚EMIF2IO和EMIF1控制器的引脚EMIF1IO均通过管脚复用控制模块IOMAX控制，EMIF2控制器和EMIF1控制器的对外引脚为EMIF IO MUX；外部引脚MODE输入给管脚复用控制模块IOMAX，决定模块内部寄存器MODE REG的复位值，MODE REG复位后通过片内总线接口进行配置。
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公开(公告)号：CN116401201A
公开(公告)日：2023-07-07
申请号：CN202310335219.6
申请日：2023-03-30
Applicant: 西安微电子技术研究所
IPC: G06F15/17 , G06F13/362 , G06F13/40 , G06F13/12
Abstract: 本发明公开了一种AHB‑lite总线矩阵的结构，包括：输入输出控制模块分别与主机、地址译码及从机信号传送模块进行信息交互；从机控制模块连接从机；主机控制模块与所有的从机控制模块相连接，进行信息交互；一个主机对应一个主机控制模块，一个从机对应从机控制模块。本发明实现了基于AHB‑lite总线矩阵的多主机多从机的并行访问；同时本发明控制逻辑通用性强，可扩展性好，易于扩展，应用灵活性高。基于无总线访问冲突时的各主机总线访问可以直接传递到从机，加速访问速率；基于AHB‑lite的两级流水，支持多主多从的无缝高效总线访问。
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公开(公告)号：CN115964169A
公开(公告)日：2023-04-14
申请号：CN202211643130.8
申请日：2022-12-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种适用于神经网络加速器的内存回收结构及方法，集成电路设计领域，可以通过寄存器对神经网络加速器进行“任务态‑空闲态”模式切换，在空闲态时通过关闭加速器中模块时钟降低其整体功耗。可以在加速器处于空闲态时将其内部存储RAM阵列资源释放给智能异构芯片上其他单元，提高处理器整体工作效率。且本发明设计结构简单，只集成寄存器和控制单元在加速其内部，在释放存储资源的同时没有产生大多冗余的逻辑加大不必要的功耗，在成本上没有增加多余开销，芯片面积上也不会带来太大的消耗。且该结构可扩展性强，可以用于RAM阵列型缓存设计，同样，也适用于其他智能加速器结构。
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Patent Agency Ranking
公开(公告)号：CN113946526A
公开(公告)日：2022-01-18
申请号：CN202111277505.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种高速串行总线的多通道数据绑定系统及方法，采用码元对齐模块、解码模块、弹性缓冲器和通道绑定模块按顺序处理由Serdes接收的数据，通过将弹性缓冲增/删码元的信号和协议定义的同步码元相结合，动态调节移位寄存器移位量和写/读指针的方式，有效消除弹性缓冲器增/删码元造成的多通道数据解绑问题，降低多通道链路出错的概率，提升传输效率，移位寄存器的深度可配置，大于高速总线协议中两个同步码元之间的最小间隔，这样可以保证通道同步模块可以对总线协议定义的通道间最大延迟进行恢复。
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公开(公告)号：CN113220627A
公开(公告)日：2021-08-06
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
Abstract: 本发明公开了一种二维片上网络路由节点结构，本发明在虫孔交换和虚通道技术基础上多路由节点结构进行改进，优化了RN内部交叉开关以及传输通路，降低了RN硬件资源及实现复杂度。本发明具有六个端口的二维NoC RN单元，相邻的二维NoC RN单元间具有RN之间传输通路，二维NoC RN单元包括两个交叉开关，两个交叉开关之间具有RN内部传输通路。该结构简单、规则、无死锁，有利于RN层次化和模块化设计。本发明中RN定义的端口、缓存大小、数据宽度可根据NoC资源及性能需求进行缩减，其中的路由算法、仲裁策略均不受该结构影响。同时，RN之间物理通道可支持单通道或双通道，具有良好的通用性。
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公开(公告)号：CN118331585A
公开(公告)日：2024-07-12
申请号：CN202410532080.9
申请日：2024-04-29
Applicant: 西安微电子技术研究所
Abstract: 本发明涉及电子信息技术领域，具体涉及一种用于智能芯片识别的编译器后端编译方法、系统、设备及存储介质；包括以下步骤：筛选出满足合法性要求的深度学习框架对应的计算图；对满足合法性要求的计算图硬件优化；对硬件优化后的计算图进行内存优化；对内存优化后的计算图生成编译后的可执行代码。本发明支持多种前端模型输入在智能芯片上的部署，实现了智能芯片深度学习模型的自动化编译和优化，使用者输入不同的神经网络模型和相关参数信息，编译器后端就会通过分析输入的信息自动生成出不同情况下不同类型数据的结构为基础的指令配置程序，自动将原始数据以设计好的结构定点化和格式化，达到了深度学习程序开发的效率提升与开发过程的简化。
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公开(公告)号：CN113946368B
公开(公告)日：2024-04-30
申请号：CN202111275421.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。
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公开(公告)号：CN116909974A
公开(公告)日：2023-10-20
申请号：CN202310955532.X
申请日：2023-07-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种避免SoC总线握手机制失效的防护方法及防护系统，当写数据结束信号WLAST、写数据应答信号WREADY与写数据有效信号WVALID均有效时，从机回应写回应有效信号BVALID有效；当读地址有效信号ARVALID与读地址应答信号ARREADY均有效时，用寄存器锁存表示读数据长度的读长度信号ARLEN信号，同时拉高读数据有效信号RVALID；每完成一次读数据应答信号RREADY握手，则锁存后的读长度信号ARLEN经过自减计数器CNT减1，结果通过比较器模块CMP判断自减为0时产生读数据结束信号RLAST信号。本发明相较超时检测机制具有响应速度快、资源开销极低且自动感知的效果。本发明具有独立的总线接口，总线与从机之间不增加任何时序路径的侵扰，对时序收敛友好。
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