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公开(公告)号：CN113946526A
公开(公告)日：2022-01-18
申请号：CN202111277505.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种高速串行总线的多通道数据绑定系统及方法，采用码元对齐模块、解码模块、弹性缓冲器和通道绑定模块按顺序处理由Serdes接收的数据，通过将弹性缓冲增/删码元的信号和协议定义的同步码元相结合，动态调节移位寄存器移位量和写/读指针的方式，有效消除弹性缓冲器增/删码元造成的多通道数据解绑问题，降低多通道链路出错的概率，提升传输效率，移位寄存器的深度可配置，大于高速总线协议中两个同步码元之间的最小间隔，这样可以保证通道同步模块可以对总线协议定义的通道间最大延迟进行恢复。
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公开(公告)号：CN113157205A
公开(公告)日：2021-07-23
申请号：CN202110218614.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种NAND阵列的控制方法、控制器、电子设备及存储介质，包括以下过程：按应用需求创建配置命令；将配置命令进行命令仲裁；依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行；命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表。本发明中CPU面向应用级的配置命令，而NAND闪存的操作序列根据配置命令自动构建命令轨实现，在多通道多片闪存阵列控制时可显著降低CPU的负载率。同时，通过命令轨编号可直接由回应表获取该命令轨的执行状态，可以实现闪存运行状态的准确获取。
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公开(公告)号：CN113946526B
公开(公告)日：2023-06-09
申请号：CN202111277505.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种高速串行总线的多通道数据绑定系统及方法，采用码元对齐模块、解码模块、弹性缓冲器和通道绑定模块按顺序处理由Serdes接收的数据，通过将弹性缓冲增/删码元的信号和协议定义的同步码元相结合，动态调节移位寄存器移位量和写/读指针的方式，有效消除弹性缓冲器增/删码元造成的多通道数据解绑问题，降低多通道链路出错的概率，提升传输效率，移位寄存器的深度可配置，大于高速总线协议中两个同步码元之间的最小间隔，这样可以保证通道同步模块可以对总线协议定义的通道间最大延迟进行恢复。
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公开(公告)号：CN113255897A
公开(公告)日：2021-08-13
申请号：CN202110655204.9
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络的池化计算单元，属于数字电路领域。本发明包括36个基本计算单元C0～C35和4个结果计算单元R0～R3；基本计算单元和所述结果计算单元均受表征池化类型的信号控制；当进行池化计算时，输入特征图像整行按顺序从输入端口输入，池化计算流水建立之后，池化计算单元按顺序每周期给出相应的输出图像数据；N个池化计算单元能够同时进行4N个池化尺寸为2x2或3x3的池化计算，或者N个池化尺寸为5x5的池化计算。本发明可根据池化计算的具体类型和尺寸灵活配置，增加了池化计算单元的可用性；该池化计算单元扩展简单，根据需求和系统开销灵活确定其计算并行度；输入图像数据复用大大减少了功耗。
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Patent Agency Ranking
公开(公告)号：CN113986193A
公开(公告)日：2022-01-28
申请号：CN202111277557.6
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供的二维卷积计算结构，该结构由多个PE单元在二维方向级联组成，PE单元采用自累加模式进行卷积的计算，并将结果存储在各自内部输出端的寄存器中。PE单元通过横向，纵向的扩展构成一个矩形的PE阵列，共同完成卷积的计算，其中，PE单元在横向通过级联寄存器组进行数据的缓存，级联寄存器组的深度可配置，PE单元在纵向通过行间级联FIFO进行数据的缓存，每一行PE阵列的右侧均有一个FIFO对参考图数据进行缓存，PE阵列可以对PE单元间的级联寄存器级数和缓存FIFO的深度进行调节，从而实现卷积计算步长的调节，由此可进行任意步长的ZNCC计算，且支持非矩阵模板的计算，可以有效降低ZNCC算法的计算量，提高ZNCC算法的计算效率，实现高效灵活的卷积计算。
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公开(公告)号：CN113283251A
公开(公告)日：2021-08-20
申请号：CN202110656400.8
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于二维流水线的N邻域累加/或的运算装置，属于数字电路领域。一种基于二维流水线的N邻域累加/或的运算装置，包括行累加和模块及累加和流水线；所述行累加和模块用于对输入数据进行累加操作，依次对每行图像M个相邻数据的累加计算，对于每行数据，产生(X‑M+1)个行累加结果；所述累加和流水线用于多行数据之间的累加；本发明可在行、列两个维度对邻域内像素进行流水的或/累加计算，有效降低资源开销，提升计算效率，计算规模可配置以适应不同邻域。本发明提出的N邻域或/累加的运算装置，结构简单，配置灵活，可有效降低资源开销，提高计算效率。
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公开(公告)号：CN113312285A
公开(公告)日：2021-08-27
申请号：CN202110656789.6
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络加速器及其工作方法，属于数字电路领域。本发明中的寄存器管理单元用于存储对卷积阵列的配置文件，当前卷积计算的各项参数信息，同时记录卷积阵列当前的运算状态，供主处理器查询；全局缓存模块用于对filter、ifmap和psum进行缓存；卷积阵列控制模块在接收到启动命令后根据寄存器管理单元提供的参数信息进行相应的数据交互操作，进行filter/ifmap和psum的传递；卷积阵列由大量PE单元级联而成，用于实现卷积运算；Pooling层用于进行池化计算；激活函数用于进行激活函数的计算。本发明克服了CNN卷积器的最大化输入数据重用和最小化Psum产生是无法同时实现的缺点。
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公开(公告)号：CN117112961A
公开(公告)日：2023-11-24
申请号：CN202310946374.1
申请日：2023-07-28
Applicant: 西安微电子技术研究所
IPC: G06F17/10 , G06N3/0464 , G06N3/067
Abstract: 本发明公开了一种光电混合计算系统及其应用方法，包括，数据输入配置模块，指示输入数据的维度、尺寸、数据来源和数据填充，计算配置模块，指示计算核中数据计算的类型和对应权重参数的存储地址，并进行数据的计算，模型参数配置模块，指示光学相位值、数据偏置、非线性激活、量化和反量化参数，数据输出模块，用于配置计算数据的输出方式和输出地址，通过模型参数配置模块有效区分光电混合计算芯片中的光域和电域功能，计算配置模块同时具有配置参数和计算的能力，对数据输入配置模块的数据再次进行配置和计算，通过数据输出模块进行输出，解决了光子计算和电子计算在指令集中融合困难，提高芯片的可编程性，通用性和易用性。
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公开(公告)号：CN113312285B
公开(公告)日：2023-08-18
申请号：CN202110656789.6
申请日：2021-06-11
Applicant: 西安微电子技术研究所
IPC: G06F13/28 , G06N3/0464 , G06N3/08 , G06N3/063
Abstract: 本发明公开了一种卷积神经网络加速器及其工作方法，属于数字电路领域。本发明中的寄存器管理单元用于存储对卷积阵列的配置文件，当前卷积计算的各项参数信息，同时记录卷积阵列当前的运算状态，供主处理器查询；全局缓存模块用于对filter、ifmap和psum进行缓存；卷积阵列控制模块在接收到启动命令后根据寄存器管理单元提供的参数信息进行相应的数据交互操作，进行filter/ifmap和psum的传递；卷积阵列由大量PE单元级联而成，用于实现卷积运算；Pooling层用于进行池化计算；激活函数用于进行激活函数的计算。本发明克服了CNN卷积器的最大化输入数据重用和最小化Psum产生是无法同时实现的缺点。
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