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公开(公告)号：CN113220627A
公开(公告)日：2021-08-06
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
Abstract: 本发明公开了一种二维片上网络路由节点结构，本发明在虫孔交换和虚通道技术基础上多路由节点结构进行改进，优化了RN内部交叉开关以及传输通路，降低了RN硬件资源及实现复杂度。本发明具有六个端口的二维NoC RN单元，相邻的二维NoC RN单元间具有RN之间传输通路，二维NoC RN单元包括两个交叉开关，两个交叉开关之间具有RN内部传输通路。该结构简单、规则、无死锁，有利于RN层次化和模块化设计。本发明中RN定义的端口、缓存大小、数据宽度可根据NoC资源及性能需求进行缩减，其中的路由算法、仲裁策略均不受该结构影响。同时，RN之间物理通道可支持单通道或双通道，具有良好的通用性。
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公开(公告)号：CN113157205A
公开(公告)日：2021-07-23
申请号：CN202110218614.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种NAND阵列的控制方法、控制器、电子设备及存储介质，包括以下过程：按应用需求创建配置命令；将配置命令进行命令仲裁；依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行；命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表。本发明中CPU面向应用级的配置命令，而NAND闪存的操作序列根据配置命令自动构建命令轨实现，在多通道多片闪存阵列控制时可显著降低CPU的负载率。同时，通过命令轨编号可直接由回应表获取该命令轨的执行状态，可以实现闪存运行状态的准确获取。
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公开(公告)号：CN119558246A
公开(公告)日：2025-03-04
申请号：CN202411664145.1
申请日：2024-11-20
Applicant: 西安微电子技术研究所
IPC: G06F30/333 , G01R31/28
Abstract: 本发明提供一种包含片内振荡器的MCU电路结构及测试方法，主要针对默认时钟为片内振荡器的MCU，在MCU总线上挂接有模式控制寄存器，该模式控制寄存器用于控制MCU在正常工作模式、回环测试模式和片外时钟测试模式切换，其中，回环测试模式用于通过模块互连配置将多个同一功能通信模块输入输出管脚相连，进行批量ATE测试；片外时钟测试模式用于采用片外时钟输入，进行单路通信模块及复杂通信模块的ATE测试。本发明在不增加MCU对外管脚以及不增加ATE测试板外围器件的情况下，可以完成包含片内振荡器MCU的全模块全功能测试，且支持MCU的批量测试。
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公开(公告)号：CN113220627B
公开(公告)日：2023-05-30
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
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公开(公告)号：CN113162906A
公开(公告)日：2021-07-23
申请号：CN202110218237.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: H04L29/06
Abstract: 本发明公开了一种NoC传输方法，本发明将包格式分为数据类包格式、请求类包格式和回复类包格式。任务传输协议将任务分为写传输和读传输。写传输协议又划分为带回复包写传输和不带回复包写传输。同时，定义了任务传输协议的包长度可配置。本发明既具有系统性、全面性，又有效提高了NoC传输效率，为不同应用场合下NoC传输协议定义提供有效的解决方案。
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Patent Agency Ranking
公开(公告)号：CN113255897A
公开(公告)日：2021-08-13
申请号：CN202110655204.9
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络的池化计算单元，属于数字电路领域。本发明包括36个基本计算单元C0～C35和4个结果计算单元R0～R3；基本计算单元和所述结果计算单元均受表征池化类型的信号控制；当进行池化计算时，输入特征图像整行按顺序从输入端口输入，池化计算流水建立之后，池化计算单元按顺序每周期给出相应的输出图像数据；N个池化计算单元能够同时进行4N个池化尺寸为2x2或3x3的池化计算，或者N个池化尺寸为5x5的池化计算。本发明可根据池化计算的具体类型和尺寸灵活配置，增加了池化计算单元的可用性；该池化计算单元扩展简单，根据需求和系统开销灵活确定其计算并行度；输入图像数据复用大大减少了功耗。
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公开(公告)号：CN118605947A
公开(公告)日：2024-09-06
申请号：CN202410754771.3
申请日：2024-06-12
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持异常嵌套的RISC‑V处理器、容错系统和方法，基于RISC‑V处理器支持的嵌套层数N，N≥1，RISC‑V处理器内设置有嵌套层数指示寄存器mhier，嵌套层数指示寄存器mhier最大数值为N，最小值为0，嵌套层数指示寄存器mhier每位数值均配套设置有一套mcause、mepc、mstatus、mtval以及用户自定义与异常相关寄存器。能够支持处理器中异常的嵌套，嵌套次数可根据应用需求进行设计实现。
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公开(公告)号：CN117973287A
公开(公告)日：2024-05-03
申请号：CN202410223039.3
申请日：2024-02-28
Applicant: 西安微电子技术研究所
IPC: G06F30/34
Abstract: 本发明公开了一种面向安全实时应用MCU的中断控制系统和方法，包括处理器模块CPU、中断控制器模块IRQCTRL、中断集中管理模块IRQ_PREMANGE、系统总线模块SYSTEM_BUS和多个功能模块；当某个功能模块发生irq0中断时，功能模块输出irq0中断请求至中断集中管理模块，中断集中管理模块经过中断优先级判定及状态存储后输出中断请求int0或int1给中断控制器；当某个功能模块发生irq1中断时，irq1直接输出到中断控制器模块；中断控制器模块接收到int0/int1或irq1后，经过优先级判定及状态存储后，通过irqreq/irqack信号与处理器模块进行交互，控制处理器模块进入中断服务程序处理当前中断，处理器模块完成中断处理后，告知中断控制器模块并退出中断服务程序。
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公开(公告)号：CN113312285B
公开(公告)日：2023-08-18
申请号：CN202110656789.6
申请日：2021-06-11
Applicant: 西安微电子技术研究所
IPC: G06F13/28 , G06N3/0464 , G06N3/08 , G06N3/063
Abstract: 本发明公开了一种卷积神经网络加速器及其工作方法，属于数字电路领域。本发明中的寄存器管理单元用于存储对卷积阵列的配置文件，当前卷积计算的各项参数信息，同时记录卷积阵列当前的运算状态，供主处理器查询；全局缓存模块用于对filter、ifmap和psum进行缓存；卷积阵列控制模块在接收到启动命令后根据寄存器管理单元提供的参数信息进行相应的数据交互操作，进行filter/ifmap和psum的传递；卷积阵列由大量PE单元级联而成，用于实现卷积运算；Pooling层用于进行池化计算；激活函数用于进行激活函数的计算。本发明克服了CNN卷积器的最大化输入数据重用和最小化Psum产生是无法同时实现的缺点。
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公开(公告)号：CN113255897B
公开(公告)日：2023-07-07
申请号：CN202110655204.9
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络的池化计算单元，属于数字电路领域。本发明包括36个基本计算单元C0～C35和4个结果计算单元R0～R3；基本计算单元和所述结果计算单元均受表征池化类型的信号控制；当进行池化计算时，输入特征图像整行按顺序从输入端口输入，池化计算流水建立之后，池化计算单元按顺序每周期给出相应的输出图像数据；N个池化计算单元能够同时进行4N个池化尺寸为2x2或3x3的池化计算，或者N个池化尺寸为5x5的池化计算。本发明可根据池化计算的具体类型和尺寸灵活配置，增加了池化计算单元的可用性；该池化计算单元扩展简单，根据需求和系统开销灵活确定其计算并行度；输入图像数据复用大大减少了功耗。
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