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公开(公告)号：CN108763148B
公开(公告)日：2021-11-30
申请号：CN201810549646.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。
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公开(公告)号：CN109308283A
公开(公告)日：2019-02-05
申请号：CN201811013046.1
申请日：2018-08-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种SoC片上系统及其外设总线切换方法，包括，AHB总线，APB总线，DSP EMIF接口，DSP地址译码逻辑，数据交互单元，EMIF-AHB/APB总线桥电路，AHB从机，APB从机，总线切换控制器；所述DSP地址译码逻辑通过EMIF接口的访问地址将DSP对片内的访问分别传递给总线切换控制器、数据交互单元和EMIF-AHB/APB总线桥电路。本发明实现了芯片与片外RISC处理器的直接通讯，提高数据通讯效率。相比于通过数据交互RAM访问控制片上外设，具有较高的访问效率。同时，片上处理器核和片外的DSP形成片上外设的双主机机制，使得系统具有了更高的可靠性。
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公开(公告)号：CN108712165A
公开(公告)日：2018-10-26
申请号：CN201810551711.6
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: H03K19/0175 , G06F13/40
CPC classification number: H03K19/0175 , G06F13/4072
Abstract: 本发明通过一种用于异步交互接口监测的管脚复用电路，监测信号为异步时钟域1和时钟域2间交互的信号，寄存器配置模块对监测管脚和功能管脚复用进行寄存器配置；监测管脚控制模块根据寄存器配置模块输出的N个监测使能对异步时钟域1和时钟域2的N个监测信号进行选择，最终输出1个监测信号为监测输出信号；功能管脚控制模块根据寄存器配置模块输出的功能管脚配置对M个功能管脚的复用进行控制管理，最终获取1个功能信号；管脚选择复用模块根据寄存器配置模块输出的监测功能选择信号，对监测管脚控制模块输出的监测输出信号，以及功能管脚控制模块的功能输入信号、功能输出信号和功能方向选择信号进行管脚复用判定，完成最终的管脚复用功能。
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公开(公告)号：CN107085560A
公开(公告)日：2017-08-22
申请号：CN201710300299.6
申请日：2017-04-28
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种EMIF接口与AHB/APB时序桥接电路及其控制方法，所述桥接电路通过EMIF接口与外部DSP连接，桥接电路包括：DSP信号同步模块、DSP操作检测模块、地址映射控制器、数据位宽匹配器、AHB/APB时序生成状态机及配置寄存器。所述桥接电路集成于SoC片内，通过EMIF接口与外部DSP连接，完成对DSP访问时序的解析、拼接以及转换功能，最终实现对于片内资源的高效操作。所述桥接电路最多支持DSP对16路AHB/APB从机的访问控制。
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公开(公告)号：CN111275180B
公开(公告)日：2023-04-07
申请号：CN202010130325.7
申请日：2020-02-28
Applicant: 西安微电子技术研究所
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
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Patent Agency Ranking
公开(公告)号：CN110806899A
公开(公告)日：2020-02-18
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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公开(公告)号：CN107085560B
公开(公告)日：2019-12-03
申请号：CN201710300299.6
申请日：2017-04-28
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种EMIF接口与AHB/APB时序桥接电路及其控制方法，所述桥接电路通过EMIF接口与外部DSP连接，桥接电路包括：DSP信号同步模块、DSP操作检测模块、地址映射控制器、数据位宽匹配器、AHB/APB时序生成状态机及配置寄存器。所述桥接电路集成于SoC片内，通过EMIF接口与外部DSP连接，完成对DSP访问时序的解析、拼接以及转换功能，最终实现对于片内资源的高效操作。所述桥接电路最多支持DSP对16路AHB/APB从机的访问控制。
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公开(公告)号：CN110188059A
公开(公告)日：2019-08-30
申请号：CN201910411859.4
申请日：2019-05-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了数据有效位统一配置的流控式FIFO缓存结构及方法，包括第一FIFO和第二FIFO，第一FIFO和第二FIFO共同连接至用于选择全双工模式或半双工模式的全双工模式配置寄存器。本发明能够提高与主机接口的数据传输效率，减少通过软件进行数据整合的开销，并且设计硬件管理的流控模式从而避免FIFO的溢出现象。
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公开(公告)号：CN108763760A
公开(公告)日：2018-11-06
申请号：CN201810533154.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
CPC classification number: G06F17/5081 , G06F13/1668
Abstract: 本发明公开了一种基于两级BOOT结构的系统级芯片，包括存储器控制器，存储控制器通过片内总线连接处理器，片内总线连接片内ROM；其中存储器控制器连接存储区一和存储区二；其中存储区一包括串行PROM和并行MRAM，且存储器控制器同一时刻访问串行PROM或并行MRAM；存储区二为并行SRAM；其中片内ROM存储一级BOOT指令，且处理器访问片内ROM存储的内容；其中存储区一中存储二级BOOT指令和用户程序；其中处理器接入BOOTSEL控制引脚；存储器控制器接入ROMSEL控制引脚。采用硬件控制的方式选择上电复位的启动地址和访问的片外存储体类型，并且基于两级BOOT结构实现系统级芯片的三种上电启动方式。
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公开(公告)号：CN111324383B
公开(公告)日：2022-05-10
申请号：CN202010131301.3
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于RISC‑V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。
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