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公开(公告)号：CN109189719A
公开(公告)日：2019-01-11
申请号：CN201810848066.4
申请日：2018-07-27
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。
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公开(公告)号：CN107577635B
公开(公告)日：2020-12-01
申请号：CN201710758156.X
申请日：2017-08-29
Applicant: 西安微电子技术研究所
IPC: G06F13/42
Abstract: 本发明公开了一种兼容AHB协议的非握手式JTAG调试链路及其调试方法，包括一侧设置有对外JTAG标准接口，另一侧设置有AHB标准主机接口的串并转换单元，所述串并转换单元利用IEEE1149.1协议自定义TAP控制器指令，通过扩展指令实现与AHB协议的无缝对接，依靠信息的相互解析，将上位机发出的高速串行调试命令映射到芯片内部的通信通道上，以模拟主机的行为向芯片全系统发出访问命令，然后将系统运行的关键状态信息重新转换成串行数据返回上位机。本发明相对传统调试手段速度更高、稳定性更好，且复用了标准DFT的JTAG接口，节省了芯片的管脚资源，构建了标准的JTAG接口和片上AMBA总线的转换通道，具有较高的实用价值和通用性。
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公开(公告)号：CN110175049A
公开(公告)日：2019-08-27
申请号：CN201910411863.0
申请日：2019-05-17
Applicant: 西安微电子技术研究所
IPC: G06F9/30 , G06F12/0875
Abstract: 本发明公开了一种支持地址未对齐的数据拆分与聚合访问的处理系统及方法，包括RISC处理器，RISC处理器通过系统互连总线与总线桥接器相连，总线桥接器连接至存储器控制器，存储器控制器连接至内部/外部存储器。本发明能够提高对存储器数据的读写访问效率，并且提供对支持“地址未对齐”数据访问操作的高有效、高可靠的管控途径。
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公开(公告)号：CN108845832A
公开(公告)日：2018-11-20
申请号：CN201810530629.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种提高处理器主频的流水线细分装置，其连接顺序依次为指令Cache访问级、指令Cache选择级、译码级、寄存器访问级、执行级、数据Cache访问级、数据Cache选择级、异常处理级和数据写回级。通过降低片上一级Cache的访问延迟从而提高处理器主频的流水细分，从而满足在不增加Cache容量时能够提高处理器主频、或者在增加Cache容量后不损失处理器主频的实际应用需求。
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Patent Agency Ranking
公开(公告)号：CN109189719B
公开(公告)日：2022-04-19
申请号：CN201810848066.4
申请日：2018-07-27
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。
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公开(公告)号：CN110188059B
公开(公告)日：2020-10-27
申请号：CN201910411859.4
申请日：2019-05-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了数据有效位统一配置的流控式FIFO缓存结构及方法，包括第一FIFO和第二FIFO，第一FIFO和第二FIFO共同连接至用于选择全双工模式或半双工模式的全双工模式配置寄存器。本发明能够提高与主机接口的数据传输效率，减少通过软件进行数据整合的开销，并且设计硬件管理的流控模式从而避免FIFO的溢出现象。
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公开(公告)号：CN110806899B
公开(公告)日：2021-08-24
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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公开(公告)号：CN110175049B
公开(公告)日：2021-06-08
申请号：CN201910411863.0
申请日：2019-05-17
Applicant: 西安微电子技术研究所
IPC: G06F9/30 , G06F12/0875
Abstract: 本发明公开了一种支持地址未对齐的数据拆分与聚合访问的处理系统及方法，包括RISC处理器，RISC处理器通过系统互连总线与总线桥接器相连，总线桥接器连接至存储器控制器，存储器控制器连接至内部/外部存储器。本发明能够提高对存储器数据的读写访问效率，并且提供对支持“地址未对齐”数据访问操作的高有效、高可靠的管控途径。
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公开(公告)号：CN112035389A
公开(公告)日：2020-12-04
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB-AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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