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公开(公告)号：CN119780668A
公开(公告)日：2025-04-08
申请号：CN202411830858.0
申请日：2024-12-12
Applicant: 西安微电子技术研究所
IPC: G01R31/28 , H04L67/00 , G06F11/3668
Abstract: 本发明公开了一种多芯片集成的SIP模块的自动化测试系统及方法，测试系统在对各芯片单独测试后，通过整体系统测试，能够全面检测SIP模块中FPGA和ARM之间的互联通信以及协同工作情况，有效解决了多芯片互联测试难题。该自动化测试系统通过上位机的统一控制和管理，实现了从编程到测试结果输出的全自动化流程，减少了人工干预，提高了测试效率和准确性。通过上位机对各芯片的独立测试以及整体系统测试的综合数据收集和分析，能够更精准地判断故障所在，大大缩短了故障排查和修复的时间。因此，本发明提出的系统提高了SIP的测试自动化、测试覆盖率和测试的可扩展性。
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公开(公告)号：CN112948322A
公开(公告)日：2021-06-11
申请号：CN202110218606.2
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F5/06 , G06F12/0866
Abstract: 本发明公开了一种基于弹性缓存的虚通道及实现方法，本发明能够实现片上异步互联结构中节点间数据的高效、灵活传输，一方面数据发送端与接收端采用源同步的方式能够有效降低节点间互联信号的数量，有利于后端版图实现；另一方面通过弹性缓存动态调整机制实现了双通道FIFO深度在1和N之间切换，极大地降低了缓存资源，提高了缓存空间利用率。本发明能够弥补传统虚通道机制在缓存资源高、后端实现困难方面存在的不足。
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公开(公告)号：CN110188059B
公开(公告)日：2020-10-27
申请号：CN201910411859.4
申请日：2019-05-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了数据有效位统一配置的流控式FIFO缓存结构及方法，包括第一FIFO和第二FIFO，第一FIFO和第二FIFO共同连接至用于选择全双工模式或半双工模式的全双工模式配置寄存器。本发明能够提高与主机接口的数据传输效率，减少通过软件进行数据整合的开销，并且设计硬件管理的流控模式从而避免FIFO的溢出现象。
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公开(公告)号：CN119442986A
公开(公告)日：2025-02-14
申请号：CN202411532731.0
申请日：2024-10-30
Applicant: 西安微电子技术研究所
IPC: G06F30/33 , G06F30/337 , G06F13/42
Abstract: 本发明属于集成电路应用验证和开发领域，公开了一种高性能通信处理器应用验证系统及方法，包括DDR控制器接口应用验证模块、USB应用验证模块、以太网应用验证模块、显示控制应用验证模块、SDHC应用验证模块、IFC应用验证模块以及功能复用的高速串行通信接口应用验证模块；能够进行DDR控制器接口、IFC控制器接口、SDHC控制器接口、显示控制接口、功能复用的高速串行通信接口、USB及以太网等功能模块的应用验证设计，完成其设计功能的应用验证和性能的测试，并设计其应用示例和开发模式，为用户应用提供设计示例，为用户的应用开发提供平台，解决了高性能通信处理器，如LT1022全部设计功能集成设计的应用验证与开发。
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公开(公告)号：CN112948322B
公开(公告)日：2023-05-16
申请号：CN202110218606.2
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F5/06 , G06F12/0866
Abstract: 本发明公开了一种基于弹性缓存的虚通道及实现方法，本发明能够实现片上异步互联结构中节点间数据的高效、灵活传输，一方面数据发送端与接收端采用源同步的方式能够有效降低节点间互联信号的数量，有利于后端版图实现；另一方面通过弹性缓存动态调整机制实现了双通道FIFO深度在1和N之间切换，极大地降低了缓存资源，提高了缓存空间利用率。本发明能够弥补传统虚通道机制在缓存资源高、后端实现困难方面存在的不足。
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Patent Agency Ranking
公开(公告)号：CN112035389B
公开(公告)日：2022-08-23
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB‑AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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公开(公告)号：CN113162906A
公开(公告)日：2021-07-23
申请号：CN202110218237.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: H04L29/06
Abstract: 本发明公开了一种NoC传输方法，本发明将包格式分为数据类包格式、请求类包格式和回复类包格式。任务传输协议将任务分为写传输和读传输。写传输协议又划分为带回复包写传输和不带回复包写传输。同时，定义了任务传输协议的包长度可配置。本发明既具有系统性、全面性，又有效提高了NoC传输效率，为不同应用场合下NoC传输协议定义提供有效的解决方案。
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公开(公告)号：CN110188059A
公开(公告)日：2019-08-30
申请号：CN201910411859.4
申请日：2019-05-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了数据有效位统一配置的流控式FIFO缓存结构及方法，包括第一FIFO和第二FIFO，第一FIFO和第二FIFO共同连接至用于选择全双工模式或半双工模式的全双工模式配置寄存器。本发明能够提高与主机接口的数据传输效率，减少通过软件进行数据整合的开销，并且设计硬件管理的流控模式从而避免FIFO的溢出现象。
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公开(公告)号：CN118611629A
公开(公告)日：2024-09-06
申请号：CN202410691743.1
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种通用型PWM数字信号发生装置及控制方法，基于时基计数模块TB产生计数状态指示信号后，动作限定模块AQ基于指示信号生成两个通道的基础PWM波形，支持2路PWM输出，死区控制模块DB基于两个通道输出波形产生带死区的信号对，支持双沿对称操作，支持独立的上升下降沿死区延迟控制，斩波控制模块PC基于信号对输出斩波波形，支持高频载波信号的斩波功能。最后结合事件触发模块ET和数字比较模块DC，实现中断事务及PWM信号的统一管理。本发明提出的装置突出模块化和层次化，简单的波形可通过单一模块直接实现，复杂波形可通过对基础波形和标志信号进行合理的组合叠加来实现，能够解决现有技术存在的问题。
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公开(公告)号：CN113162906B
公开(公告)日：2023-04-07
申请号：CN202110218237.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种NoC传输方法，本发明将包格式分为数据类包格式、请求类包格式和回复类包格式。任务传输协议将任务分为写传输和读传输。写传输协议又划分为带回复包写传输和不带回复包写传输。同时，定义了任务传输协议的包长度可配置。本发明既具有系统性、全面性，又有效提高了NoC传输效率，为不同应用场合下NoC传输协议定义提供有效的解决方案。
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