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公开(公告)号：CN118568022A
公开(公告)日：2024-08-30
申请号：CN202410738897.1
申请日：2024-06-07
Applicant: 西安微电子技术研究所
Abstract: 本发明属于存储器技术领域，涉及一种支持多体并发访问的片上存储器访问控制结构，采用双体RAM控制，每个单体RAM控制部分包括单体RAM的访问控制结构和并行访问检测结构；并行访问检测结构包括地址检测机制和读写冲突检测机制，能够在地址不冲突以及读写不冲突的前提下对两个单体RAM的访问控制结构实现多体并发访问。通过将单体RAM拆分成双体RAM，所增加的存储带宽可以匹配总线并行读写带来的带宽匹配，仅需增加地址空间命中判断以及读写互斥即可。该方案具有资源开销低的特点，可适用于当前AXI接口的片上RAM设计中，具有较大的应用价值。
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公开(公告)号：CN114310723A
公开(公告)日：2022-04-12
申请号：CN202210062735.1
申请日：2022-01-19
Applicant: 西安微电子技术研究所
IPC: B25B11/00
Abstract: 本发明公开了一种用于加速度试验机的多方向加速度试验夹具，属于电子信息技术领域，旨在解决现有技术中加速度试验夹具工作效率低，且无法实现多方向任意角度试验的问题。本发明提出的试验夹具包括竖直方向翻转机构与水平方向回转机构组成，竖直方向翻转机构实现电子产品上下两个面方向调整，水平方向回转机构实现电子产品前后左右四个面方向调整，将水平方向机构与竖直方向机构装配在一起形成完整的夹具结构。该试验夹具只需安装一次即可完成六个方向的加速度试验，极大低缩短因更换方向而耗费的时间，提升了试验效率，在电子信息技术领域具有较好的应用前景。
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公开(公告)号：CN113220627A
公开(公告)日：2021-08-06
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
Abstract: 本发明公开了一种二维片上网络路由节点结构，本发明在虫孔交换和虚通道技术基础上多路由节点结构进行改进，优化了RN内部交叉开关以及传输通路，降低了RN硬件资源及实现复杂度。本发明具有六个端口的二维NoC RN单元，相邻的二维NoC RN单元间具有RN之间传输通路，二维NoC RN单元包括两个交叉开关，两个交叉开关之间具有RN内部传输通路。该结构简单、规则、无死锁，有利于RN层次化和模块化设计。本发明中RN定义的端口、缓存大小、数据宽度可根据NoC资源及性能需求进行缩减，其中的路由算法、仲裁策略均不受该结构影响。同时，RN之间物理通道可支持单通道或双通道，具有良好的通用性。
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公开(公告)号：CN113157205A
公开(公告)日：2021-07-23
申请号：CN202110218614.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种NAND阵列的控制方法、控制器、电子设备及存储介质，包括以下过程：按应用需求创建配置命令；将配置命令进行命令仲裁；依次解析命令仲裁后的配置命令并创建命令轨，将创建的命令轨进行执行；命令轨执行完成，生成回应表，所述回应表包括配置命令对应的所有命令轨的执行状态，通过中断通知CPU，CPU读取回应表。本发明中CPU面向应用级的配置命令，而NAND闪存的操作序列根据配置命令自动构建命令轨实现，在多通道多片闪存阵列控制时可显著降低CPU的负载率。同时，通过命令轨编号可直接由回应表获取该命令轨的执行状态，可以实现闪存运行状态的准确获取。
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公开(公告)号：CN113220627B
公开(公告)日：2023-05-30
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
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Patent Agency Ranking
公开(公告)号：CN113986193A
公开(公告)日：2022-01-28
申请号：CN202111277557.6
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供的二维卷积计算结构，该结构由多个PE单元在二维方向级联组成，PE单元采用自累加模式进行卷积的计算，并将结果存储在各自内部输出端的寄存器中。PE单元通过横向，纵向的扩展构成一个矩形的PE阵列，共同完成卷积的计算，其中，PE单元在横向通过级联寄存器组进行数据的缓存，级联寄存器组的深度可配置，PE单元在纵向通过行间级联FIFO进行数据的缓存，每一行PE阵列的右侧均有一个FIFO对参考图数据进行缓存，PE阵列可以对PE单元间的级联寄存器级数和缓存FIFO的深度进行调节，从而实现卷积计算步长的调节，由此可进行任意步长的ZNCC计算，且支持非矩阵模板的计算，可以有效降低ZNCC算法的计算量，提高ZNCC算法的计算效率，实现高效灵活的卷积计算。
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公开(公告)号：CN116909974A
公开(公告)日：2023-10-20
申请号：CN202310955532.X
申请日：2023-07-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种避免SoC总线握手机制失效的防护方法及防护系统，当写数据结束信号WLAST、写数据应答信号WREADY与写数据有效信号WVALID均有效时，从机回应写回应有效信号BVALID有效；当读地址有效信号ARVALID与读地址应答信号ARREADY均有效时，用寄存器锁存表示读数据长度的读长度信号ARLEN信号，同时拉高读数据有效信号RVALID；每完成一次读数据应答信号RREADY握手，则锁存后的读长度信号ARLEN经过自减计数器CNT减1，结果通过比较器模块CMP判断自减为0时产生读数据结束信号RLAST信号。本发明相较超时检测机制具有响应速度快、资源开销极低且自动感知的效果。本发明具有独立的总线接口，总线与从机之间不增加任何时序路径的侵扰，对时序收敛友好。
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公开(公告)号：CN113238984A
公开(公告)日：2021-08-10
申请号：CN202110218231.X
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , H04L12/715
Abstract: 本发明公开了一种三维片上网络结构及工作方法，本发明包括网络接口NI模块、RN模块和垂直接口VI模块；垂直接口模块实现网络接口与垂直方向以及垂直方向之间的数据传输。该结构将二维片上网络和层间通信结构进行分离，既可复用二维片上网络结构，又可支持不同的层间通信结构和不同的三维路由算法，具有良好的继承性和通用性，降低了硬件资源成本和设计复杂度。同时，垂直接口为独立模块，可根据要求进行灵活的版图布局布线，降低了三维片上网络物理实现的复杂度。
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公开(公告)号：CN118642996A
公开(公告)日：2024-09-13
申请号：CN202410691508.4
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种用于提高同步IO并行访问效率的加速结构和方法，包括寄存器REG1、寄存器REG2、多路选择器MUX和二分频器；内部高频时钟CLK2A经过二分频器产生输出外部的CLK时钟，CLK时钟将作为控制信号用于相移控制；状态机和访问时序产生的控制信号经由寄存器REG1产生，控制信号与寄存器REG2反馈回的延迟控制信号经过多路选择器MUX进入寄存器REG2，多路选择器MUX由CLK时钟的极性控制；访问时序包括普通模式和快速模式；普通模式时序规整适用于所有不同位宽的外设；快速模式通过预取的方式提高之后连续访问场景下的读效率；通过将片内互联总线的访问时序快速转换为外部同步IO时序，达到与片内总线访问相应的速度。
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公开(公告)号：CN118611629A
公开(公告)日：2024-09-06
申请号：CN202410691743.1
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种通用型PWM数字信号发生装置及控制方法，基于时基计数模块TB产生计数状态指示信号后，动作限定模块AQ基于指示信号生成两个通道的基础PWM波形，支持2路PWM输出，死区控制模块DB基于两个通道输出波形产生带死区的信号对，支持双沿对称操作，支持独立的上升下降沿死区延迟控制，斩波控制模块PC基于信号对输出斩波波形，支持高频载波信号的斩波功能。最后结合事件触发模块ET和数字比较模块DC，实现中断事务及PWM信号的统一管理。本发明提出的装置突出模块化和层次化，简单的波形可通过单一模块直接实现，复杂波形可通过对基础波形和标志信号进行合理的组合叠加来实现，能够解决现有技术存在的问题。
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