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公开(公告)号：CN113642724B
公开(公告)日：2023-08-01
申请号：CN202110921363.9
申请日：2021-08-11
Applicant: 西安微电子技术研究所
Abstract: 本发明属于神经网络领域领域，公开了一种高带宽存储的CNN加速器，包括数据输入模块、计算单元、数据输出模块和取指控制模块；将待计算数据并行的分发至预设的第一预设数量的第一RAM中，将权值数据中的各输出通道的权值分发至第二预设数量的第二RAM中实现数据复用，提高卷积神经网络运算效率，降低整个系统所需能耗。通过内部的数据冗余解决了访存位宽受限的情况，避免了现有神经网络加速器数据传输受限的情况，将外部受限的访存位宽转化为内部高度并行的位宽，数据在内部高位宽的基础上还支持数据复用，进一步提高数据的输入数据并行性；可支持多种卷积尺寸，不同步长的卷积计算，在提高数据复用的同时也可适用于更多应用场景。
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公开(公告)号：CN115964169A
公开(公告)日：2023-04-14
申请号：CN202211643130.8
申请日：2022-12-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种适用于神经网络加速器的内存回收结构及方法，集成电路设计领域，可以通过寄存器对神经网络加速器进行“任务态‑空闲态”模式切换，在空闲态时通过关闭加速器中模块时钟降低其整体功耗。可以在加速器处于空闲态时将其内部存储RAM阵列资源释放给智能异构芯片上其他单元，提高处理器整体工作效率。且本发明设计结构简单，只集成寄存器和控制单元在加速其内部，在释放存储资源的同时没有产生大多冗余的逻辑加大不必要的功耗，在成本上没有增加多余开销，芯片面积上也不会带来太大的消耗。且该结构可扩展性强，可以用于RAM阵列型缓存设计，同样，也适用于其他智能加速器结构。
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公开(公告)号：CN116737237A
公开(公告)日：2023-09-12
申请号：CN202310445515.1
申请日：2023-04-23
Applicant: 西安微电子技术研究所
IPC: G06F9/30 , G06F15/78 , G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种基于指令控制的神经网络加速器数据重用架构，通过指令解析、译码及多级发射，控制实现输入分块数据按照通道优先的顺序进行处理，可对相邻数据分块输出的部分和数据进行片内复用，采用指令传递的方式，提供算子配置信息，输入缓存区可据此生成当前片上数据块的访存地址，并根据指令控制信息完成算子部分和数据覆盖缓存、累加缓存、结果输出的判断处理，数据分块的结果信息在片上缓存，实现相邻数据块部分和数据在通道累加中的多次复用，并在计算得出输出特征图分块数据后完成输出。
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公开(公告)号：CN110220548A
公开(公告)日：2019-09-10
申请号：CN201910562394.2
申请日：2019-06-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于距离探测集装箱装箱状况的检测装置及检测方法，通过测距模块对箱体内部的单点/多点进行测距，获得距离数据，通过与集装箱箱体大小数据的比较判断集装箱的装载状况，能在集装箱调拨作业中实时监测集装箱空重箱状态的改变，为堆场的空重箱调运提供实时可靠的信息。另外，通过实时测得的货物装载状况，还可估算当前的装载进度。
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Patent Agency Ranking
公开(公告)号：CN120012175A
公开(公告)日：2025-05-16
申请号：CN202510101300.7
申请日：2025-01-22
Applicant: 西安微电子技术研究所
IPC: G06F21/76 , G06F21/60 , G06N3/063 , G06N3/0464
Abstract: 本发明属于计算机硬件加速技术领域，涉及一种基于软硬件协同的神经网络加速器授权方法、系统和设备。本发明通过获取现场可编程门阵列的DNA码，确保了后续加密和解码操作的针对性；对现场可编程门阵列的DNA码进行两个级别的加密得到授权码，增强了授权码的安全性；在获取到神经网络加速器运行指令后，对授权码进行两个级别的解码得到最终结果数据；对比最终结果数据与现场可编程门阵列的DNA码，若最终结果数据与现场可编程门阵列的DNA码相同，则授权启动神经网络加速器，否则神经网络加速器进入授权失败状态，从而防止未经授权的访问和使用。本发明有利于实现加密授权安全性和硬件资源利用之间的优化平衡，有利于优化神经网络加速器的运行速率。
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公开(公告)号：CN119624751A
公开(公告)日：2025-03-14
申请号：CN202411891417.1
申请日：2024-12-20
Applicant: 西安微电子技术研究所
IPC: G06T1/20 , G06T1/60 , G06N3/0464
Abstract: 本发明公开了一种用于神经网络加速器的高并行度存储架构，包括：卷积神经网络的第一层输入模块接收原始图片数据；输入数据模块负责处理原始数据，将其转换为适合神经网络处理的形式；输入数据模块提供的数据作为权重模块的输入，权重模块提取对任务有用的图片特征。本发明将输入数据模块划分为分区组、单元组和基本单元，权重模块的层级结构划分为权重模块分区组和权重模块基本单元；同时对卷积神经网络的第一层输入进行拆分。本发明能够将单个输入通道拆分为多个通道，从而提高首层的计算并行度，避免计算资源和存储资源的浪费。本发明采用多单元多分区的数据存储技术，能够快速访问不同通道和不同大小的输入图像数据。
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公开(公告)号：CN118095375A
公开(公告)日：2024-05-28
申请号：CN202311368862.5
申请日：2023-10-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于混合位宽神经网络加速器的多行交织存储系统及方法，本存储系统根据相邻卷积层与池化层、上采样层、数据重组等层融合特点，设计了多种交织方式，通过交织模块实现特征图多行数据交叉连续存储，通过解交织模块实现了交织后特征图数据和填充数据的提取，并分配到输入缓存的多通道多行存储空间，数据读取和写入过程中地址连续递增，充分利用总线和DDR的突发传输特性，确保了较高的读写效率，避免了因频繁地址切换造成的时间开销。本发明减少了数据加载过程计算单元的空闲等待时间，实现数据输入和计算全程高效流水线执行；将数据重组层融合到数据通路，减少了DDR数据读写总量，进一步提升了数据传输效率。
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公开(公告)号：CN117112961A
公开(公告)日：2023-11-24
申请号：CN202310946374.1
申请日：2023-07-28
Applicant: 西安微电子技术研究所
IPC: G06F17/10 , G06N3/0464 , G06N3/067
Abstract: 本发明公开了一种光电混合计算系统及其应用方法，包括，数据输入配置模块，指示输入数据的维度、尺寸、数据来源和数据填充，计算配置模块，指示计算核中数据计算的类型和对应权重参数的存储地址，并进行数据的计算，模型参数配置模块，指示光学相位值、数据偏置、非线性激活、量化和反量化参数，数据输出模块，用于配置计算数据的输出方式和输出地址，通过模型参数配置模块有效区分光电混合计算芯片中的光域和电域功能，计算配置模块同时具有配置参数和计算的能力，对数据输入配置模块的数据再次进行配置和计算，通过数据输出模块进行输出，解决了光子计算和电子计算在指令集中融合困难，提高芯片的可编程性，通用性和易用性。
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公开(公告)号：CN113642724A
公开(公告)日：2021-11-12
申请号：CN202110921363.9
申请日：2021-08-11
Applicant: 西安微电子技术研究所
Abstract: 本发明属于神经网络领域领域，公开了一种高带宽存储的CNN加速器，包括数据输入模块、计算单元、数据输出模块和取指控制模块；将待计算数据并行的分发至预设的第一预设数量的第一RAM中，将权值数据中的各输出通道的权值分发至第二预设数量的第二RAM中实现数据复用，提高卷积神经网络运算效率，降低整个系统所需能耗。通过内部的数据冗余解决了访存位宽受限的情况，避免了现有神经网络加速器数据传输受限的情况，将外部受限的访存位宽转化为内部高度并行的位宽，数据在内部高位宽的基础上还支持数据复用，进一步提高数据的输入数据并行性；可支持多种卷积尺寸，不同步长的卷积计算，在提高数据复用的同时也可适用于更多应用场景。
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