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公开(公告)号：CN118642996A
公开(公告)日：2024-09-13
申请号：CN202410691508.4
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种用于提高同步IO并行访问效率的加速结构和方法，包括寄存器REG1、寄存器REG2、多路选择器MUX和二分频器；内部高频时钟CLK2A经过二分频器产生输出外部的CLK时钟，CLK时钟将作为控制信号用于相移控制；状态机和访问时序产生的控制信号经由寄存器REG1产生，控制信号与寄存器REG2反馈回的延迟控制信号经过多路选择器MUX进入寄存器REG2，多路选择器MUX由CLK时钟的极性控制；访问时序包括普通模式和快速模式；普通模式时序规整适用于所有不同位宽的外设；快速模式通过预取的方式提高之后连续访问场景下的读效率；通过将片内互联总线的访问时序快速转换为外部同步IO时序，达到与片内总线访问相应的速度。
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公开(公告)号：CN118605947A
公开(公告)日：2024-09-06
申请号：CN202410754771.3
申请日：2024-06-12
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持异常嵌套的RISC‑V处理器、容错系统和方法，基于RISC‑V处理器支持的嵌套层数N，N≥1，RISC‑V处理器内设置有嵌套层数指示寄存器mhier，嵌套层数指示寄存器mhier最大数值为N，最小值为0，嵌套层数指示寄存器mhier每位数值均配套设置有一套mcause、mepc、mstatus、mtval以及用户自定义与异常相关寄存器。能够支持处理器中异常的嵌套，嵌套次数可根据应用需求进行设计实现。
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公开(公告)号：CN117973287A
公开(公告)日：2024-05-03
申请号：CN202410223039.3
申请日：2024-02-28
Applicant: 西安微电子技术研究所
IPC: G06F30/34
Abstract: 本发明公开了一种面向安全实时应用MCU的中断控制系统和方法，包括处理器模块CPU、中断控制器模块IRQCTRL、中断集中管理模块IRQ_PREMANGE、系统总线模块SYSTEM_BUS和多个功能模块；当某个功能模块发生irq0中断时，功能模块输出irq0中断请求至中断集中管理模块，中断集中管理模块经过中断优先级判定及状态存储后输出中断请求int0或int1给中断控制器；当某个功能模块发生irq1中断时，irq1直接输出到中断控制器模块；中断控制器模块接收到int0/int1或irq1后，经过优先级判定及状态存储后，通过irqreq/irqack信号与处理器模块进行交互，控制处理器模块进入中断服务程序处理当前中断，处理器模块完成中断处理后，告知中断控制器模块并退出中断服务程序。
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公开(公告)号：CN113946535B
公开(公告)日：2023-09-19
申请号：CN202111275681.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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公开(公告)号：CN115630598A
公开(公告)日：2023-01-20
申请号：CN202211348841.2
申请日：2022-10-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持不同封装形式的管脚复用方法和系统，包括以下过程，将不同的封装形式管脚复用进行分割，每种封装形式单独进行管脚复用控制管理，形成封装形式选择配置；将封装形式选择配置写到非易失性存储体中，通过读取非易失性存储体中的封装形式选择配置，通过封装形式选择配置来选择具体封装形式下的复用管脚。在不增加额外管脚的情况下，实现不同封装形式下管脚复用的快速切换，实现芯片不同封装形式下的有效管脚复用，降低用户使用复杂度。
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Patent Agency Ranking
公开(公告)号：CN110806899B
公开(公告)日：2021-08-24
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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公开(公告)号：CN112035389A
公开(公告)日：2020-12-04
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB-AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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公开(公告)号：CN107577635A
公开(公告)日：2018-01-12
申请号：CN201710758156.X
申请日：2017-08-29
Applicant: 西安微电子技术研究所
IPC: G06F13/42
Abstract: 本发明公开了一种兼容AHB协议的非握手式JTAG调试链路及其调试方法，包括一侧设置有对外JTAG标准接口，另一侧设置有AHB标准主机接口的串并转换单元，所述串并转换单元利用IEEE1149.1协议自定义TAP控制器指令，通过扩展指令实现与AHB协议的无缝对接，依靠信息的相互解析，将上位机发出的高速串行调试命令映射到芯片内部的通信通道上，以模拟主机的行为向芯片全系统发出访问命令，然后将系统运行的关键状态信息重新转换成串行数据返回上位机。本发明相对传统调试手段速度更高、稳定性更好，且复用了标准DFT的JTAG接口，节省了芯片的管脚资源，构建了标准的JTAG接口和片上AMBA总线的转换通道，具有较高的实用价值和通用性。
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公开(公告)号：CN117555834A
公开(公告)日：2024-02-13
申请号：CN202311368472.8
申请日：2023-10-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种动态可重构的菊花链型中断控制器扩展结构、方法及系统，在原先菊花链型中断控制器扩展结构下，加入了动态可重构设计结构，该结构包括可编程中断源模块、选择器和选择控制单元，该结构不影响原先中断控制器结构和性能，增加的可编程中断源模块，实现全系统的中断源任意绑定，提高系统应用的灵活性。通过选择器和选择控制单元的结合可以切换原先菊花链中断控制模块或中断源动态可配置中断控制模块，二者可以根据用户灵活配置，适用性强。因此，本发明提出的扩展结构可以实现任意中断嵌套，解决原先中断控制器的菊花链型串行结构无法满足任意中断嵌套的缺陷，从而得到可扩展且可动态配置中断源，使每一路优先级可以任意配置。
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公开(公告)号：CN111275180B
公开(公告)日：2023-04-07
申请号：CN202010130325.7
申请日：2020-02-28
Applicant: 西安微电子技术研究所
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
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