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公开(公告)号：CN114545201A
公开(公告)日：2022-05-27
申请号：CN202210143515.1
申请日：2022-02-16
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种总线回环测试结构和方法，包括寄存器配置模块、时间产生模块、时钟同步模块、数据发送模块、数据接收模块、回环时间产生模块、回环数据发送模块；时间产生模块和回环时间产生模块各自产生独立的周期和时隙信息；在回环使能时，将回环数据发送模块的输出TX_LP与数据发送模块的输出TX进行与操作，并与RX进行连接。可以完成时间触发类总线的回环测试，提高了总线的测试效率。
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公开(公告)号：CN113946535A
公开(公告)日：2022-01-18
申请号：CN202111275681.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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公开(公告)号：CN108777576A
公开(公告)日：2018-11-09
申请号：CN201810515153.8
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。
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公开(公告)号：CN117573605A
公开(公告)日：2024-02-20
申请号：CN202311489879.6
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种基于CORTEX‑R4架构的SoC结构，包括系统处理器、EMIF1控制器、EMIF2控制器、管脚复用控制模块IOMAX和若干个功能外设模块；系统处理器为CORTEX‑R4处理器内核；系统处理器和若干个功能外设模块集成在片内总线系统BUS MATRIX上；系统处理器的TCM地址空间三套接口的ATCM、B0TCM和B1TCM分别外接片内FLASH模块、EMIF1控制器和片内SRAM存储器；EMIF2控制器支持大容量存储器的访问控制，EMIF2控制器的引脚EMIF2IO和EMIF1控制器的引脚EMIF1IO均通过管脚复用控制模块IOMAX控制，EMIF2控制器和EMIF1控制器的对外引脚为EMIF IO MUX；外部引脚MODE输入给管脚复用控制模块IOMAX，决定模块内部寄存器MODE REG的复位值，MODE REG复位后通过片内总线接口进行配置。
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公开(公告)号：CN111651400B
公开(公告)日：2023-05-02
申请号：CN202010478887.0
申请日：2020-05-29
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F9/30 , G06F12/1081
Abstract: 本发明公开了一种具有匹配查询索引结构的存储空间访问方法及系统，包括：发起读写访问请求，所述访问请求包括请求编号和访问信号；根据所述访问编号，查询寄存器组中与所述访问编号相匹配的编号所对应的寄存器，并获取该寄存器中存储的匹配编号；根据获取的所述匹配编号，索引到所述匹配编号对应的索引寄存器，获取所述索引寄存器中存储的索引号，根据获取的所述索引号提取存储空间中与所述索引号对应的头域的偏移地址；根据提取的所述偏移地址和所述访问信号生成用于读写访问存储空间所需的控制信号；根据所述控制信号读写访问所述存储空间。本发明可精简主设备的访问接口，快速实现对目的空间的访问。
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Patent Agency Ranking
公开(公告)号：CN112466381B
公开(公告)日：2022-09-13
申请号：CN202011349788.9
申请日：2020-11-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种适用于测试DDR3物理层电气功能的测试芯片，属于电子测试技术领域。本发明的适用于测试DDR3物理层电气功能的测试芯片，将JTAG接口作为指令的发送端口，测试数据由电路自行产生，从而将指令与数据的通路分隔开来，成功地避免了低速接口的带宽限制问题，使得DDR能够在全速工作下运行；同时还保留了低速接口的调试功能，实现低速与高速之间的切换。本发明通过将数据和待测模块集成的方式，方便观察测试结果，同时使得测试系统微型化，操作简单易行，具有很好的应用前景。本发明克服了现有的DDR测试方法不能测试DDR在全速运行下功能是否正常的缺点。
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公开(公告)号：CN114970428A
公开(公告)日：2022-08-30
申请号：CN202210641212.2
申请日：2022-06-08
Applicant: 西安微电子技术研究所
IPC: G06F30/367 , G06F30/38
Abstract: 本发明公开了一种用于SoC(System on Chip)中Flexray总线控制器的验证系统及方法，属于集成电路验证技术领域，提供了一种用于SoC(System on Chip)中Flexray总线控制器的验证方法，该方法以多个片外Flexray总线节点及总线编解码模型完成包括待测Flexray总线控制器节点的组网、同步、解析以及数据比对的功能，通过使用相关模型及应用配置函数对SoC中待测Flexray总线控制器进行初始化及其传输数据进行配置。通过该验证方法可有效提升片上系统中Flexray节点的测试效率。
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公开(公告)号：CN108777576B
公开(公告)日：2021-09-07
申请号：CN201810515153.8
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。
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公开(公告)号：CN112466381A
公开(公告)日：2021-03-09
申请号：CN202011349788.9
申请日：2020-11-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种适用于测试DDR3物理层电气功能的测试芯片，属于电子测试技术领域。本发明的适用于测试DDR3物理层电气功能的测试芯片，将JTAG接口作为指令的发送端口，测试数据由电路自行产生，从而将指令与数据的通路分隔开来，成功地避免了低速接口的带宽限制问题，使得DDR能够在全速工作下运行；同时还保留了低速接口的调试功能，实现低速与高速之间的切换。本发明通过将数据和待测模块集成的方式，方便观察测试结果，同时使得测试系统微型化，操作简单易行，具有很好的应用前景。本发明克服了现有的DDR测试方法不能测试DDR在全速运行下功能是否正常的缺点。
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公开(公告)号：CN109388344A
公开(公告)日：2019-02-26
申请号：CN201811151485.9
申请日：2018-09-29
Applicant: 西安微电子技术研究所
IPC: G06F3/06
Abstract: 本发明公开了一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，系统包括片内存储体、2个片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接单元和容量可变缓存区，方法包括主机访问控制接口访问方法和多硬件访问控制接口的访问方法。通过片内存储体、数据对齐单元和交叉编址访问单元实现多块双端口SRAM同一时刻的并行访问节省了时间，实现了对片内存储体的紧致存储，达到了对存储空间最高效的利用，避免了同时访问冲突问题，最大化地保证了全系统的高效工作；同时，本发明设计结构简单清晰，控制灵活高效，多设备访问交叉编址通用性强，可变带宽访问便于移植，易于实施，可广泛应用于嵌入式系统芯片及专用集成电路中。
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