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公开(公告)号：CN117554694A
公开(公告)日：2024-02-13
申请号：CN202311491638.5
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G01R23/10
Abstract: 本发明公开了一种时钟频率监测电路和方法，属于集成电路设计领域，本发明通过对两个时钟域下的计数逻辑进行实时精确控制，实现用户预定义频率波动范围的时钟频率监测，同时输出频率监测异常或正常的监测结果信号。本发明使用纯数字电路实现，不涉及模拟电路，实现方法明确，控制逻辑简单，相较于传统的解决方案具有低开销、易实现以及高灵活性的特点。本发明采用数字电路实现，易于SoC设计实现和集成；实现效果更有优势，可实现频率过高或过低情况的监测和预警。本发明提出的方法和结构不要求已知参考时钟必须比待测时钟频率高，且在频率相当的情况下误差很小，应用灵活性以及误差控制均优于传统结构。
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公开(公告)号：CN114666179B
公开(公告)日：2023-06-27
申请号：CN202111275675.3
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种FlexRay总线纠偏值的计算方法，本发明能够对通道A、通道B以及通道A、B三种情况下的偏差值进行处理，计算该偏差值的rate纠偏值和offset纠偏值，并且均对计算进行了修正；本发明采用一种简单的方法，并结合递归的方法实现了容错中值算法；本发明的方法可以用于FPGA或者ASIC电路中。
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公开(公告)号：CN112036117B
公开(公告)日：2023-06-20
申请号：CN202010889797.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
IPC: G06F30/398 , G06F11/10
Abstract: 本发明公开了一种适用于多种位宽并行输入数据的CRC校验控制系统，AHB接口单元实现对AHB访问协议的解析；CRC计算单元对数据源进行CRC计算后，将CRC值进行输出；CRC预置值单元用于和CRC计算的结果进行比较；比较单元实现对校验值和预置值进行比对；计数单元实现对校验过程进行超时计数和对数据源进行计数，生成中断产生单元所需的条件；中断产生单元实现控制系统对外中断的产生。通过采用基于校验数据源选择最佳计算多项式的机制、数据并行校验机制以及中断控制处理机制等，实现对不同数据源采用不同多项式的快速并行校验，同时又能通过中断处理机制，提升控制系统工作的可靠性，解决了嵌入系统、SoC系统内数据可靠性问题。
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公开(公告)号：CN114528146A
公开(公告)日：2022-05-24
申请号：CN202210143098.0
申请日：2022-02-16
Applicant: 西安微电子技术研究所
IPC: G06F11/10
Abstract: 本发明提供一种总线数据解码及存储的结构和方法，包括如下模块：总线滤波模块、总线采样模块、数据解码模块、数据采集模块、数据校验模块和数据存储模块；总线滤波模块用于对输入的接收总线RX进行滤波；总线采样模块用于对滤波后的总线进行采样；数据解码模块用于对采样模块输出的信号进行解码；数据采集模块用于对总线采样模块输出的信号进行数据采集，按8位输出数据；数据校验模块用于对数据进行校验；数据存储模块用于对数据进行存储。解决了FlexRay总线接收过程中的数据解码、数据采样和数据校验问题。
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公开(公告)号：CN110059036B
公开(公告)日：2022-04-26
申请号：CN201910299083.1
申请日：2019-04-15
Applicant: 西安微电子技术研究所
IPC: G06F13/16
Abstract: 本发明公开了一种存储体内部多异步接口访问控制装置及方法，包括端口自采样单元、同步处理单元、逻辑控制单元以及数据控制单元；端口自采样单元一端与多异步接口连接，另一端依次连接同步处理单元、逻辑控制单元、存储体以及数据控制单元，数据控制单元与多异步接口连接；逻辑控制单元包括译码转换逻辑单元和接口选择单元，译码转换逻辑单元的输入端和接口选择单元的第一输入端均连接同步处理单元，译码转换逻辑单元的输出端连接接口选择单元的第二输入端，接口选择单元的输出端连接存储体。可实现对多个功能、时序各异的异步接口进行精准高效控制，提升系统的扩展性和通用性。同时，本发明结构简单，控制灵活高效，易于移植扩展。
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Patent Agency Ranking
公开(公告)号：CN109344115A
公开(公告)日：2019-02-15
申请号：CN201811231334.4
申请日：2018-10-22
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种通用化的FPGA配置系统及方法与重配置系统及方法，包括外部存储单元、FPGA配置单元、FPGA重配置单元和FPGA群；FPGA配置单元包括FPGA配置控制模块和配置监测模块；FPGA重配置单元包括FPGA重配置控制模块、配置监测模块和重配置定时器模块。FPGA配置过程由上电初始化、配置控制及状态判断组成，FPGA重配置过程由FPGA去同步和同步控制、重配置控制及状态判断组成。可独立并行实现多路不同类型FPGA的配置和动态重配置；通过重配置定时器模块实现以指定时间为周期的动态重配；外接存储系统的设计最大化满足了配置数据存储的灵活性；结构简单清晰，控制灵活高效，且通用性强、普适性高，易于实施，灵活应用于多类型、大规模FPGA配置控制系统或专用集成电路。
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公开(公告)号：CN117573605A
公开(公告)日：2024-02-20
申请号：CN202311489879.6
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种基于CORTEX‑R4架构的SoC结构，包括系统处理器、EMIF1控制器、EMIF2控制器、管脚复用控制模块IOMAX和若干个功能外设模块；系统处理器为CORTEX‑R4处理器内核；系统处理器和若干个功能外设模块集成在片内总线系统BUS MATRIX上；系统处理器的TCM地址空间三套接口的ATCM、B0TCM和B1TCM分别外接片内FLASH模块、EMIF1控制器和片内SRAM存储器；EMIF2控制器支持大容量存储器的访问控制，EMIF2控制器的引脚EMIF2IO和EMIF1控制器的引脚EMIF1IO均通过管脚复用控制模块IOMAX控制，EMIF2控制器和EMIF1控制器的对外引脚为EMIF IO MUX；外部引脚MODE输入给管脚复用控制模块IOMAX，决定模块内部寄存器MODE REG的复位值，MODE REG复位后通过片内总线接口进行配置。
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公开(公告)号：CN116401201A
公开(公告)日：2023-07-07
申请号：CN202310335219.6
申请日：2023-03-30
Applicant: 西安微电子技术研究所
IPC: G06F15/17 , G06F13/362 , G06F13/40 , G06F13/12
Abstract: 本发明公开了一种AHB‑lite总线矩阵的结构，包括：输入输出控制模块分别与主机、地址译码及从机信号传送模块进行信息交互；从机控制模块连接从机；主机控制模块与所有的从机控制模块相连接，进行信息交互；一个主机对应一个主机控制模块，一个从机对应从机控制模块。本发明实现了基于AHB‑lite总线矩阵的多主机多从机的并行访问；同时本发明控制逻辑通用性强，可扩展性好，易于扩展，应用灵活性高。基于无总线访问冲突时的各主机总线访问可以直接传递到从机，加速访问速率；基于AHB‑lite的两级流水，支持多主多从的无缝高效总线访问。
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公开(公告)号：CN111651400B
公开(公告)日：2023-05-02
申请号：CN202010478887.0
申请日：2020-05-29
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F9/30 , G06F12/1081
Abstract: 本发明公开了一种具有匹配查询索引结构的存储空间访问方法及系统，包括：发起读写访问请求，所述访问请求包括请求编号和访问信号；根据所述访问编号，查询寄存器组中与所述访问编号相匹配的编号所对应的寄存器，并获取该寄存器中存储的匹配编号；根据获取的所述匹配编号，索引到所述匹配编号对应的索引寄存器，获取所述索引寄存器中存储的索引号，根据获取的所述索引号提取存储空间中与所述索引号对应的头域的偏移地址；根据提取的所述偏移地址和所述访问信号生成用于读写访问存储空间所需的控制信号；根据所述控制信号读写访问所述存储空间。本发明可精简主设备的访问接口，快速实现对目的空间的访问。
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公开(公告)号：CN111913097A
公开(公告)日：2020-11-10
申请号：CN202010872819.2
申请日：2020-08-26
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种用于测试SoC功能的测试电路、测试方法和SoC，当测试模式控制寄存器配置SoC为测试模式时，管脚复用选择模块切换并行PROM复用管脚选择片外测试用并行PROM接口，此时：片内测试加载程序控制器用于通过片外测试用并行PROM接口加载SoC功能测试程序，并用于将加载的SoC功能测试程序搬运至片内存储器控制器中的片内SRAM；处理器用于执行片内SRAM中的SoC功能测试程序，进行SoC功能测试。本发明可在不增加SoC管脚数的情况下，实现测试程序并行加载，从而可在ATE测试机台上快速完成SoC功能测试，降低电路测试成本。
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