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公开(公告)号：CN109308283B
公开(公告)日：2022-11-22
申请号：CN201811013046.1
申请日：2018-08-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种SoC片上系统及其外设总线切换方法，包括，AHB总线，APB总线，DSP EMIF接口，DSP地址译码逻辑，数据交互单元，EMIF‑AHB/APB总线桥电路，AHB从机，APB从机，总线切换控制器；所述DSP地址译码逻辑通过EMIF接口的访问地址将DSP对片内的访问分别传递给总线切换控制器、数据交互单元和EMIF‑AHB/APB总线桥电路。本发明实现了芯片与片外RISC处理器的直接通讯，提高数据通讯效率。相比于通过数据交互RAM访问控制片上外设，具有较高的访问效率。同时，片上处理器核和片外的DSP形成片上外设的双主机机制，使得系统具有了更高的可靠性。
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公开(公告)号：CN109063323B
公开(公告)日：2022-09-13
申请号：CN201810849996.1
申请日：2018-07-28
Applicant: 西安微电子技术研究所
IPC: G06F30/3308
Abstract: 本发明公开了一种验证SDRAM的随机测试用例的生成方法，以被验证SDRAM的特征参数和验证需求为程序生成入口限制条件，根据SDRAM的状态机跳变图约束限制指令的组合生成随机测试程序方法，保证了测试验证程序的有效性和高效性，对提高SDRAM测试覆盖率具有重要意义；本发明的方法以单指令模板库和固定指令组合库作为生成测试程序的基础，在被验证对象SDRAM的技术升级换代后，只要对指令库进行更新，根据被验证的SDRAM进行参数约束就可适应新的测试验证需求，无需进行大量的数据库更新维护，适用范围广泛。
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公开(公告)号：CN113946535A
公开(公告)日：2022-01-18
申请号：CN202111275681.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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公开(公告)号：CN111752784A
公开(公告)日：2020-10-09
申请号：CN202010598483.5
申请日：2020-06-28
Applicant: 西安微电子技术研究所
IPC: G06F11/22
Abstract: 本发明公开了一种串行高速接口DIL测试平台及测试方法，测试平台包括上位机、直流稳压源、交换芯片承载电路板和终端节点电路板；所述上位机具有仿真器，上位机分别与交换芯片承载电路板、终端节点电路板通过串行高速接口连接，形成总线数据传输系统，所述直流稳压源分别为交换芯片承载电路板和终端节点电路板供电；所述交换芯片承载电路板与至少一个终端节点电路板通过交换器-终端节点连接线连接；多个终端节点电路板之间通过终端节点-终端节点连接线连接。该测试平台能够兼容交换芯片和终端节点两种不同类型的被测试对象；交换芯片进行响应事务测试，终端节点进行发起事务和响应事务测试，从而实现串行高速接口DIL测试的全覆盖性。
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公开(公告)号：CN108766501B
公开(公告)日：2020-06-30
申请号：CN201810549625.1
申请日：2018-05-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种具有EDAC容错的存储器故障注入设计及验证方法，分工作模式分别对数据/指令域和校验域的读写访问进行不同的控制，在测试模式下，对数据/指令域进行读操作时，仅使数据/指令域的读操作的控制信号有效，实现数据/指令域的测试读访问；对校验域进行读操作时，仅使校验域的读操作的控制信号有效，实现校验域的测试读访问，对数据/指令域进行故障注入时，仅使数据/指令域的写操作的控制信号有效，对校验域进行故障注入时，仅使校验域的写操作的控制信号有效，实现数据/指令域以及校验域的任意故障注入。本发明实现了数据/指令域和校验域独立的读写访问，确保存储器进行容错设计之后的可测试性。
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Patent Agency Ranking
公开(公告)号：CN108777576A
公开(公告)日：2018-11-09
申请号：CN201810515153.8
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。
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公开(公告)号：CN113946535B
公开(公告)日：2023-09-19
申请号：CN202111275681.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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公开(公告)号：CN109063323A
公开(公告)日：2018-12-21
申请号：CN201810849996.1
申请日：2018-07-28
Applicant: 西安微电子技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明公开了一种验证SDRAM的随机测试用例的生成方法，以被验证SDRAM的特征参数和验证需求为程序生成入口限制条件，根据SDRAM的状态机跳变图约束限制指令的组合生成随机测试程序方法，保证了测试验证程序的有效性和高效性，对提高SDRAM测试覆盖率具有重要意义；本发明的方法以单指令模板库和固定指令组合库作为生成测试程序的基础，在被验证对象SDRAM的技术升级换代后，只要对指令库进行更新，根据被验证的SDRAM进行参数约束就可适应新的测试验证需求，无需进行大量的数据库更新维护，适用范围广泛。
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公开(公告)号：CN111428438B
公开(公告)日：2023-02-07
申请号：CN202010220347.2
申请日：2020-03-25
Applicant: 西安微电子技术研究所
IPC: G06F30/398
Abstract: 本发明公开了一种用于车载电子系统MCU的应用验证系统，电源系统分别与参考时钟、被验证MCU放置模块、复用功能信号流通道切换及激励源提供模块和验证功能辅助外设模块电连接，参考时钟分别与被验证MCU放置模块、复用功能信号流通道切换及激励源提供模块和验证功能辅助外设模块电连接，被验证MCU放置模块分别与调试器和复用功能信号流通道切换及激励源提供模块电连接，复用功能信号流通道切换及激励源提供模块与验证功能辅助外设模块电连接，验证功能辅助外设模块和调试器与验证PC机电连接。本发明针对电路大量复用管脚信号流切换不便的问题，代替传统复用管脚验证中使用的物理跳线，实现复用功能管脚的信号流通道切换，使验证过程高效，验证系统简洁。
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