公开(公告)号：CN113312285A

公开(公告)日：2021-08-27

申请号：CN202110656789.6

申请日：2021-06-11

Applicant: 西安微电子技术研究所

Inventor： 王硕 ,  杨靓 ,  金玉琳 ,  闫鑫 ,  杨晨东 ,  秦晴 ,  纪虎东 ,  朱青 ,  程智

IPC: G06F13/28 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: 本发明公开了一种卷积神经网络加速器及其工作方法，属于数字电路领域。本发明中的寄存器管理单元用于存储对卷积阵列的配置文件，当前卷积计算的各项参数信息，同时记录卷积阵列当前的运算状态，供主处理器查询；全局缓存模块用于对filter、ifmap和psum进行缓存；卷积阵列控制模块在接收到启动命令后根据寄存器管理单元提供的参数信息进行相应的数据交互操作，进行filter/ifmap和psum的传递；卷积阵列由大量PE单元级联而成，用于实现卷积运算；Pooling层用于进行池化计算；激活函数用于进行激活函数的计算。本发明克服了CNN卷积器的最大化输入数据重用和最小化Psum产生是无法同时实现的缺点。

公开(公告)号：CN113238984A

公开(公告)日：2021-08-10

申请号：CN202110218231.X

申请日：2021-02-26

Applicant: 西安微电子技术研究所

Inventor： 巨新刚 ,  杨靓 ,  黄巾 ,  于飞 ,  张伟 ,  尹莉 ,  金玉琳

IPC: G06F15/78 ,  H04L12/715

Abstract: 本发明公开了一种三维片上网络结构及工作方法，本发明包括网络接口NI模块、RN模块和垂直接口VI模块；垂直接口模块实现网络接口与垂直方向以及垂直方向之间的数据传输。该结构将二维片上网络和层间通信结构进行分离，既可复用二维片上网络结构，又可支持不同的层间通信结构和不同的三维路由算法，具有良好的继承性和通用性，降低了硬件资源成本和设计复杂度。同时，垂直接口为独立模块，可根据要求进行灵活的版图布局布线，降低了三维片上网络物理实现的复杂度。

公开(公告)号：CN113098857A

公开(公告)日：2021-07-09

申请号：CN202110336574.6

申请日：2021-03-29

Applicant: 西安微电子技术研究所

Inventor： 任永杰 ,  陈卫国 ,  王剑峰 ,  白巍凯 ,  王凯乐 ,  杨靓

IPC: H04L29/06 ,  H04L29/08

Abstract: 本发明公开了一种多通道通信方法及系统，属于高速数据传输领域，通过复位、建链、绑定和多通道数据传输，能够有效解决因为通道频率补偿导致的多通道绑定失配问题，降低多通道的误码率；参与绑定的通道所需的参考时钟可以在一定范围内独立设置，增加设计灵活性；当单一通道出现故障时，通过多通道控制状态机切换可以快速实现多通道重新绑定，不需所有通道重新复位建立连接，故障恢复快；通道绑定后，可以在绑定的通道中传递相同的数据内容，通过对比多路传输的数据以实现多通道备份冗余设计。

公开(公告)号：CN112904125A

公开(公告)日：2021-06-04

申请号：CN202110092080.8

申请日：2021-01-23

Applicant: 西安微电子技术研究所

Inventor： 张方 ,  陈小娟 ,  刘晨 ,  王剑峰 ,  杨靓

IPC: G01R31/00

Abstract: 本发明公开了一种电气自动化测试系统、方法、设备及存储介质，属于信息处理技术领域，通过对模拟量的数字化处理实现高效批产用总线产品电气自动化测试，通过响应评估模块计算出正确的采样时间触发数字化处理模块完成电气参数模拟量到数字量的转换，再通过对数字量的计算，实现电气参数的自动化测试。使用该发明提出的一种高效批产用总线产品电气自动化测试方法，只需要对被测器件的工作模式进行配置后，即可自动化完成各个电气测试项的测试，并完成数据记录，生成结果报表。本发明有效解决了传统总线产品电气测试方法效率低，测试结果容易产生误差的问题。

公开(公告)号：CN111275180A

公开(公告)日：2020-06-12

申请号：CN202010130325.7

申请日：2020-02-28

Applicant: 西安微电子技术研究所

Inventor： 娄冕 ,  苏若皓 ,  杨靓 ,  崔媛媛 ,  张海金 ,  郭娜娜 ,  刘思源 ,  黄九余 ,  田超

IPC: G06N3/063 ,  G06N3/04

Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。

公开(公告)号：CN109669788A

公开(公告)日：2019-04-23

申请号：CN201811504329.6

申请日：2018-12-10

Applicant: 西安微电子技术研究所

Inventor： 周泉 ,  杨靓 ,  何卫强 ,  巨新刚

IPC: G06F9/54

Abstract: 本发明公开了一种面向直接内存访问互连通信的多核芯片的精简MPI的实现方法，通过在接收方和发送方同时建立一个分布式上下文数据结构和一个接收上下文数据结构作为支撑整个并行环境的控制结构和数据结构，消息发送方实际上并没有执行数据发送操作，只需对发送消息进行描述，设置好发送上下文，当接收方运行接收调用时，如果上下文匹配，则将发送方指定的内存地址中的消息读回本地内存空间，在应用层中能以极小的内存足迹实现并行程序的设计以及进程之间实现消息的传递，用于支持利用直接内存访问互连通信的多核芯片的并行程序设计，实现进程同步功能，可以用于直接内存访问互连通信的多核芯片的复杂并行程序设计。

公开(公告)号：CN107358978A

公开(公告)日：2017-11-17

申请号：CN201710452893.7

申请日：2017-06-15

Applicant: 西安微电子技术研究所

Inventor： 闫鑫 ,  周泉 ,  杨靓

IPC: G11C29/20 ,  G11C16/32

Abstract: 本发明公开了一种兼容定时和性能计数的可配置装置，将定时计数和性能计数两种功能融合到一个装置中，使用同一个计数器，使用的时候通过配置寄存器来选择使用定时功能还是性能计数功能。考虑到实际应用中可能存在需要同时使用多个定时计数器/性能计数器的情况，可以将这中装置同时设置多套，每个功能单元都包含一个计数器，且都能工作在定时或者性能计数的模式下，定时/性能计数值是用户可以随时获取的，从而让芯片使用者通过该装置更加清楚直观的明确当前程序的性能，方便用户对应用程序的性能评估，操作次数更少和功耗都更低的应用程序，也可以用来配合某些指令的执行，获取到一些统计性的数据，例如数据筛选时给出满足条件的数据个数。

公开(公告)号：CN107301031A

公开(公告)日：2017-10-27

申请号：CN201710452911.1

申请日：2017-06-15

Applicant: 西安微电子技术研究所

Inventor： 闫鑫 ,  周泉 ,  杨靓

IPC: G06F7/10 ,  G06F9/30

Abstract: 本发明公开了一种规格化浮点数据筛选电路，包括规格化浮点数据比较器、上升沿监测电路、输入电路和输出电路；浮点数据流Ain和浮点数据流Ain所对应的地址流Bin由输入电路输入，经规格化浮点数据比较器后输出结果R至输出电路，输出求得的最大/小值数据MData、数据所对应的地址MAddr、使能信号MEn、阈值比较结果ThresholdData以及当前阈值比较有效信号ThresholdEn。本发明能够以数据流方式实现对大量规格化浮点数据的筛选，能够给出满足指定条件的数据或者对应的地址。在ALU中设计这样的筛选装置，能够快速完成浮点数据的筛选，简化软件程序的设计，降低处理器的执行能耗，弥补普通的数据比较指令只能对较少的几个数(一般两个数)进行比较的不足。

公开(公告)号：CN120012175A

公开(公告)日：2025-05-16

申请号：CN202510101300.7

申请日：2025-01-22

Applicant: 西安微电子技术研究所

Inventor： 焦峰 ,  毕思颖 ,  娄冕 ,  马钟 ,  龙欣荣 ,  黄巾 ,  杨靓

IPC: G06F21/76 ,  G06F21/60 ,  G06N3/063 ,  G06N3/0464

Abstract: 本发明属于计算机硬件加速技术领域，涉及一种基于软硬件协同的神经网络加速器授权方法、系统和设备。本发明通过获取现场可编程门阵列的DNA码，确保了后续加密和解码操作的针对性；对现场可编程门阵列的DNA码进行两个级别的加密得到授权码，增强了授权码的安全性；在获取到神经网络加速器运行指令后，对授权码进行两个级别的解码得到最终结果数据；对比最终结果数据与现场可编程门阵列的DNA码，若最终结果数据与现场可编程门阵列的DNA码相同，则授权启动神经网络加速器，否则神经网络加速器进入授权失败状态，从而防止未经授权的访问和使用。本发明有利于实现加密授权安全性和硬件资源利用之间的优化平衡，有利于优化神经网络加速器的运行速率。

公开(公告)号：CN119624751A

公开(公告)日：2025-03-14

申请号：CN202411891417.1

申请日：2024-12-20

Applicant: 西安微电子技术研究所

Inventor： 毕思颖 ,  焦峰 ,  王天行 ,  龙欣荣 ,  马钟 ,  娄冕 ,  黄巾 ,  杨靓

IPC: G06T1/20 ,  G06T1/60 ,  G06N3/0464

Abstract: 本发明公开了一种用于神经网络加速器的高并行度存储架构，包括：卷积神经网络的第一层输入模块接收原始图片数据；输入数据模块负责处理原始数据，将其转换为适合神经网络处理的形式；输入数据模块提供的数据作为权重模块的输入，权重模块提取对任务有用的图片特征。本发明将输入数据模块划分为分区组、单元组和基本单元，权重模块的层级结构划分为权重模块分区组和权重模块基本单元；同时对卷积神经网络的第一层输入进行拆分。本发明能够将单个输入通道拆分为多个通道，从而提高首层的计算并行度，避免计算资源和存储资源的浪费。本发明采用多单元多分区的数据存储技术，能够快速访问不同通道和不同大小的输入图像数据。