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公开(公告)号：CN107357666A
公开(公告)日：2017-11-17
申请号：CN201710495308.1
申请日：2017-06-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于硬件保护的多核并行系统处理方法，采用基于KeyStone架构的多核DSP处理器，将多核DSP处理器划分为主核和从核，各核运行嵌入式实时操作系统，主核上运行主控核操作系统，从核上运行加速核操作系统，主控核操作系统负责控制，加速核操作系统负责计算，主控核操作系统和加速核操作系统共同完成高可靠功能的初始化。该方法通过硬件异常事件检测及时发现嵌入式软件运行时错误，从而防止系统执行错误的动作，提升了嵌入式多核并行系统的可靠性；同时提供了日志记录功能，并能够在异常发生时搜集执行环境的信息，有助于事后分析和排查错误；通过后台任务提供了异常恢复功能，能够在异常发生后维持系统继续运行而不会失控。
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公开(公告)号：CN107203406A
公开(公告)日：2017-09-26
申请号：CN201710496514.4
申请日：2017-06-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种面向分布式存储结构的处理方法，采用面向密集计算的5层并行编译框架，包括：用于生成剔除冗余的多原子应用并行区域的密集计算应用编译层、以数据并行模型为基础的原子应用层、用于将所述原子应用层的应用指令集翻译成基于多核运行时系统的SPMD并行代码的数据并行编译层、用于完成任务调度和数据流调度的并行运行时层以及用于支撑所述并行运行时层的操作系统层和本地编译层。基于本发明处理方法的模型，可以研发嵌入式多核版MATLAB，实现可见即可得的编程效果，为新一代巡航导弹、防空导弹、智能无人机等智能武器快速研发和部署矩阵运算、模式识别、机器学习等复杂算法，提供简单而高效的多核编程平台。
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公开(公告)号：CN116152628A
公开(公告)日：2023-05-23
申请号：CN202310147535.0
申请日：2023-02-21
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种神经网络模型自动流水并行加速方法，包括以下过程：将神经网络计算任务划分为输入图像预处理阶段、神经网络计算阶段和后处理阶段；依据多线程管理机制创建预处理线程、神经网络计算线程和后处理线程；将预处理线程与输入图像预处理阶段绑定，将神经网络计算线程与神经网络计算阶段绑定，将后处理线程与后处理阶段绑定；利用流水设计方法进行神经网络计算任务中输入图像预处理阶段、神经网络计算阶段和后处理阶段的并行执行。该方法实现了在无需专业知识前提下快速完成基于异构计算平台的神经网络模型自动流水并行加速设计，在大幅提高神经网络计算系统的吞吐量的同时，有效提升异构计算平台智能处理能力。
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公开(公告)号：CN118095375A
公开(公告)日：2024-05-28
申请号：CN202311368862.5
申请日：2023-10-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于混合位宽神经网络加速器的多行交织存储系统及方法，本存储系统根据相邻卷积层与池化层、上采样层、数据重组等层融合特点，设计了多种交织方式，通过交织模块实现特征图多行数据交叉连续存储，通过解交织模块实现了交织后特征图数据和填充数据的提取，并分配到输入缓存的多通道多行存储空间，数据读取和写入过程中地址连续递增，充分利用总线和DDR的突发传输特性，确保了较高的读写效率，避免了因频繁地址切换造成的时间开销。本发明减少了数据加载过程计算单元的空闲等待时间，实现数据输入和计算全程高效流水线执行；将数据重组层融合到数据通路，减少了DDR数据读写总量，进一步提升了数据传输效率。
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Patent Agency Ranking
公开(公告)号：CN117035011A
公开(公告)日：2023-11-10
申请号：CN202310850398.7
申请日：2023-07-11
Applicant: 西安微电子技术研究所
IPC: G06N3/0442 , G06N3/08 , G06N3/06
Abstract: 本发明涉及人工智能领域，尤其涉及一种在嵌入式神经网络加速器中量化部署LSTM算子的方法及系统，包括以下步骤：Step 1，根据层类型支配的LSTM算子分离方法，将LSTM的计算流程分离为嵌入式神经网络加速器支持的多个基础神经网络算子的有序组合；Step 2，构成待量化模型；Step 3，设置量化校准集，采用均匀‑对称量化策略在衔接后的待量化模型上逐层生成量化参数；Step 4，在嵌入式神经网络加速器中，将量化参数作为指导文件，完成嵌入式平台的量化部署。本发明打破了现有部署于嵌入式平台的量化方法仅能支持具备传统层类型的模型结构的局限，具有智能性和普适性，可以解决现有计算平台无法直接计算LSTM的难题，在未来的嵌入式平台添加新型算子方面具有应用潜力。
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公开(公告)号：CN120012175A
公开(公告)日：2025-05-16
申请号：CN202510101300.7
申请日：2025-01-22
Applicant: 西安微电子技术研究所
IPC: G06F21/76 , G06F21/60 , G06N3/063 , G06N3/0464
Abstract: 本发明属于计算机硬件加速技术领域，涉及一种基于软硬件协同的神经网络加速器授权方法、系统和设备。本发明通过获取现场可编程门阵列的DNA码，确保了后续加密和解码操作的针对性；对现场可编程门阵列的DNA码进行两个级别的加密得到授权码，增强了授权码的安全性；在获取到神经网络加速器运行指令后，对授权码进行两个级别的解码得到最终结果数据；对比最终结果数据与现场可编程门阵列的DNA码，若最终结果数据与现场可编程门阵列的DNA码相同，则授权启动神经网络加速器，否则神经网络加速器进入授权失败状态，从而防止未经授权的访问和使用。本发明有利于实现加密授权安全性和硬件资源利用之间的优化平衡，有利于优化神经网络加速器的运行速率。
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公开(公告)号：CN119624751A
公开(公告)日：2025-03-14
申请号：CN202411891417.1
申请日：2024-12-20
Applicant: 西安微电子技术研究所
IPC: G06T1/20 , G06T1/60 , G06N3/0464
Abstract: 本发明公开了一种用于神经网络加速器的高并行度存储架构，包括：卷积神经网络的第一层输入模块接收原始图片数据；输入数据模块负责处理原始数据，将其转换为适合神经网络处理的形式；输入数据模块提供的数据作为权重模块的输入，权重模块提取对任务有用的图片特征。本发明将输入数据模块划分为分区组、单元组和基本单元，权重模块的层级结构划分为权重模块分区组和权重模块基本单元；同时对卷积神经网络的第一层输入进行拆分。本发明能够将单个输入通道拆分为多个通道，从而提高首层的计算并行度，避免计算资源和存储资源的浪费。本发明采用多单元多分区的数据存储技术，能够快速访问不同通道和不同大小的输入图像数据。
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公开(公告)号：CN107203406B
公开(公告)日：2020-11-06
申请号：CN201710496514.4
申请日：2017-06-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种面向分布式存储结构的处理方法，采用面向密集计算的5层并行编译框架，包括：用于生成剔除冗余的多原子应用并行区域的密集计算应用编译层、以数据并行模型为基础的原子应用层、用于将所述原子应用层的应用指令集翻译成基于多核运行时系统的SPMD并行代码的数据并行编译层、用于完成任务调度和数据流调度的并行运行时层以及用于支撑所述并行运行时层的操作系统层和本地编译层。基于本发明处理方法的模型，可以研发嵌入式多核版MATLAB，实现可见即可得的编程效果，为新一代巡航导弹、防空导弹、智能无人机等智能武器快速研发和部署矩阵运算、模式识别、机器学习等复杂算法，提供简单而高效的多核编程平台。
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公开(公告)号：CN107357666B
公开(公告)日：2020-04-21
申请号：CN201710495308.1
申请日：2017-06-26
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于硬件保护的多核并行系统处理方法，采用基于KeyStone架构的多核DSP处理器，将多核DSP处理器划分为主核和从核，各核运行嵌入式实时操作系统，主核上运行主控核操作系统，从核上运行加速核操作系统，主控核操作系统负责控制，加速核操作系统负责计算，主控核操作系统和加速核操作系统共同完成高可靠功能的初始化。该方法通过硬件异常事件检测及时发现嵌入式软件运行时错误，从而防止系统执行错误的动作，提升了嵌入式多核并行系统的可靠性；同时提供了日志记录功能，并能够在异常发生时搜集执行环境的信息，有助于事后分析和排查错误；通过后台任务提供了异常恢复功能，能够在异常发生后维持系统继续运行而不会失控。
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