-
公开(公告)号：CN112487750B
公开(公告)日：2023-06-16
申请号：CN202011380470.7
申请日：2020-11-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。
-
公开(公告)号：CN111459739A
公开(公告)日：2020-07-28
申请号：CN202010247011.5
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明属于集成电路应用验证和应用开发领域，公开了一种QDR SRAM应用验证板及验证方法，包括PCB板，在PCB板上设置抗辐照处理器、FPGA、供电模块、时钟模块和复位模块，抗辐照处理器设计了第一QDR SRAM控制器，FPGA上设计了第二QDR SRAM控制器，第一QDR SRAM控制器和第二QDR SRAM控制器用于连接待验证QDR SRAM，抗辐照处理器和FPGA的编译调试接口用于待验证QDR SRAM的配置和读/写。解决了现有QDR SRAM应用验证板仅可以验证QDR SRAM与特定单一处理器的匹配性以及不能进行宇航用QDR SRAM抗辐照性能的应用验证的缺点，本发明不仅可以验证QDR SRAM与特定种类处理器的匹配性，可以验证QDR SRAM与不同种类控制器之间的匹配性和兼容性，可以进行宇航用QDR SRAM的应用验证，提高了应用验证的覆盖性。
-
公开(公告)号：CN113312285B
公开(公告)日：2023-08-18
申请号：CN202110656789.6
申请日：2021-06-11
Applicant: 西安微电子技术研究所
IPC: G06F13/28 , G06N3/0464 , G06N3/08 , G06N3/063
Abstract: 本发明公开了一种卷积神经网络加速器及其工作方法，属于数字电路领域。本发明中的寄存器管理单元用于存储对卷积阵列的配置文件，当前卷积计算的各项参数信息，同时记录卷积阵列当前的运算状态，供主处理器查询；全局缓存模块用于对filter、ifmap和psum进行缓存；卷积阵列控制模块在接收到启动命令后根据寄存器管理单元提供的参数信息进行相应的数据交互操作，进行filter/ifmap和psum的传递；卷积阵列由大量PE单元级联而成，用于实现卷积运算；Pooling层用于进行池化计算；激活函数用于进行激活函数的计算。本发明克服了CNN卷积器的最大化输入数据重用和最小化Psum产生是无法同时实现的缺点。
-
公开(公告)号：CN113255897B
公开(公告)日：2023-07-07
申请号：CN202110655204.9
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络的池化计算单元，属于数字电路领域。本发明包括36个基本计算单元C0～C35和4个结果计算单元R0～R3；基本计算单元和所述结果计算单元均受表征池化类型的信号控制；当进行池化计算时，输入特征图像整行按顺序从输入端口输入，池化计算流水建立之后，池化计算单元按顺序每周期给出相应的输出图像数据；N个池化计算单元能够同时进行4N个池化尺寸为2x2或3x3的池化计算，或者N个池化尺寸为5x5的池化计算。本发明可根据池化计算的具体类型和尺寸灵活配置，增加了池化计算单元的可用性；该池化计算单元扩展简单，根据需求和系统开销灵活确定其计算并行度；输入图像数据复用大大减少了功耗。
-
Patent Agency Ranking
公开(公告)号：CN113312285A
公开(公告)日：2021-08-27
申请号：CN202110656789.6
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络加速器及其工作方法，属于数字电路领域。本发明中的寄存器管理单元用于存储对卷积阵列的配置文件，当前卷积计算的各项参数信息，同时记录卷积阵列当前的运算状态，供主处理器查询；全局缓存模块用于对filter、ifmap和psum进行缓存；卷积阵列控制模块在接收到启动命令后根据寄存器管理单元提供的参数信息进行相应的数据交互操作，进行filter/ifmap和psum的传递；卷积阵列由大量PE单元级联而成，用于实现卷积运算；Pooling层用于进行池化计算；激活函数用于进行激活函数的计算。本发明克服了CNN卷积器的最大化输入数据重用和最小化Psum产生是无法同时实现的缺点。
-
公开(公告)号：CN113238984A
公开(公告)日：2021-08-10
申请号：CN202110218231.X
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , H04L12/715
Abstract: 本发明公开了一种三维片上网络结构及工作方法，本发明包括网络接口NI模块、RN模块和垂直接口VI模块；垂直接口模块实现网络接口与垂直方向以及垂直方向之间的数据传输。该结构将二维片上网络和层间通信结构进行分离，既可复用二维片上网络结构，又可支持不同的层间通信结构和不同的三维路由算法，具有良好的继承性和通用性，降低了硬件资源成本和设计复杂度。同时，垂直接口为独立模块，可根据要求进行灵活的版图布局布线，降低了三维片上网络物理实现的复杂度。
-
公开(公告)号：CN111459739B
公开(公告)日：2023-02-24
申请号：CN202010247011.5
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明属于集成电路应用验证和应用开发领域，公开了一种QDR SRAM应用验证板及验证方法，包括PCB板，在PCB板上设置抗辐照处理器、FPGA、供电模块、时钟模块和复位模块，抗辐照处理器设计了第一QDR SRAM控制器，FPGA上设计了第二QDR SRAM控制器，第一QDR SRAM控制器和第二QDR SRAM控制器用于连接待验证QDR SRAM，抗辐照处理器和FPGA的编译调试接口用于待验证QDR SRAM的配置和读/写。解决了现有QDR SRAM应用验证板仅可以验证QDR SRAM与特定单一处理器的匹配性以及不能进行宇航用QDR SRAM抗辐照性能的应用验证的缺点，本发明不仅可以验证QDR SRAM与特定种类处理器的匹配性，可以验证QDR SRAM与不同种类控制器之间的匹配性和兼容性，可以进行宇航用QDR SRAM的应用验证，提高了应用验证的覆盖性。
-
公开(公告)号：CN113255897A
公开(公告)日：2021-08-13
申请号：CN202110655204.9
申请日：2021-06-11
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种卷积神经网络的池化计算单元，属于数字电路领域。本发明包括36个基本计算单元C0～C35和4个结果计算单元R0～R3；基本计算单元和所述结果计算单元均受表征池化类型的信号控制；当进行池化计算时，输入特征图像整行按顺序从输入端口输入，池化计算流水建立之后，池化计算单元按顺序每周期给出相应的输出图像数据；N个池化计算单元能够同时进行4N个池化尺寸为2x2或3x3的池化计算，或者N个池化尺寸为5x5的池化计算。本发明可根据池化计算的具体类型和尺寸灵活配置，增加了池化计算单元的可用性；该池化计算单元扩展简单，根据需求和系统开销灵活确定其计算并行度；输入图像数据复用大大减少了功耗。
-
公开(公告)号：CN112487750A
公开(公告)日：2021-03-12
申请号：CN202011380470.7
申请日：2020-11-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.02 seconds)
