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公开(公告)号：CN111740743B
公开(公告)日：2023-07-14
申请号：CN202010555072.8
申请日：2020-06-17
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持串行和并行模式的低开销AD控制器电路，AD控制器连接3个AD转换器，AD控制器内部包括1个串行控制器、3个并行子控制器、1套全局寄存器、3套子控制器寄存器、1个FIFO控制模块、1个MUX单元和1个片内访问接口；AD控制器通过片内访问接口接收SoC片内主控处理器的访问请求，实现全局寄存器以及子控制器的配置，实现AD控制器对AD转换器的控制，并将转换的数字结果存储到FIFO控制模块内，转换结束后SoC片内主控单元判断全局寄存器中的转换完成状态位置位或根据接收中断输出信号从FIFO中读取转换结果。本发明设计结构清晰、控制逻辑简单，且具有较高的可移植性和可复用性，可应用于不同架构的多种芯片中。
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公开(公告)号：CN111651400B
公开(公告)日：2023-05-02
申请号：CN202010478887.0
申请日：2020-05-29
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F9/30 , G06F12/1081
Abstract: 本发明公开了一种具有匹配查询索引结构的存储空间访问方法及系统，包括：发起读写访问请求，所述访问请求包括请求编号和访问信号；根据所述访问编号，查询寄存器组中与所述访问编号相匹配的编号所对应的寄存器，并获取该寄存器中存储的匹配编号；根据获取的所述匹配编号，索引到所述匹配编号对应的索引寄存器，获取所述索引寄存器中存储的索引号，根据获取的所述索引号提取存储空间中与所述索引号对应的头域的偏移地址；根据提取的所述偏移地址和所述访问信号生成用于读写访问存储空间所需的控制信号；根据所述控制信号读写访问所述存储空间。本发明可精简主设备的访问接口，快速实现对目的空间的访问。
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公开(公告)号：CN108712165B
公开(公告)日：2021-08-31
申请号：CN201810551711.6
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: H03K19/0175 , G06F13/40
Abstract: 本发明通过一种用于异步交互接口监测的管脚复用电路，监测信号为异步时钟域1和时钟域2间交互的信号，寄存器配置模块对监测管脚和功能管脚复用进行寄存器配置；监测管脚控制模块根据寄存器配置模块输出的N个监测使能对异步时钟域1和时钟域2的N个监测信号进行选择，最终输出1个监测信号为监测输出信号；功能管脚控制模块根据寄存器配置模块输出的功能管脚配置对M个功能管脚的复用进行控制管理，最终获取1个功能信号；管脚选择复用模块根据寄存器配置模块输出的监测功能选择信号，对监测管脚控制模块输出的监测输出信号，以及功能管脚控制模块的功能输入信号、功能输出信号和功能方向选择信号进行管脚复用判定，完成最终的管脚复用功能。
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公开(公告)号：CN108829373B
公开(公告)日：2020-08-18
申请号：CN201810533118.9
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: G06F5/06
Abstract: 本发明一种异步fifo实现电路，包括fifo控制模块，以及基于异步时钟clk1和clk2设置的基于clk1的同步fifo1和基于clk2的同步fifo2；同步fifo1和同步fifo2中的数据宽度相同；fifo控制模块包括与基于clk1的同步fifo1交互的fifo1状态控制模块，与基于clk2的同步fifo2交互的fifo2状态控制模块，以及跨时钟域脉冲转换模块；fifo1状态控制模块和fifo2状态控制模块用于根据电路的输入信号分别对同步fifo1和同步fifo2进行状态控制；状态控制包括IDLE态、WR态和RD态；跨时钟域脉冲转换模块用于clk1时钟域和clk2时钟域之间脉冲信号的转换。
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公开(公告)号：CN111275180B
公开(公告)日：2023-04-07
申请号：CN202010130325.7
申请日：2020-02-28
Applicant: 西安微电子技术研究所
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
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Patent Agency Ranking
公开(公告)号：CN111459857B
公开(公告)日：2022-04-19
申请号：CN202010245080.2
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种TCM控制器及数据缓存读取方法，根据第一次访问请求信号的地址从TCM中一次性取出与该地址对应的数据及与该地址连续的下一地址所对应的数据，同时获取两组数据，利用缓存设计对其中一组数据进行缓存，实现连续地址访问时，当连续访问地址与缓存地址相同，则直接从缓存中读取数据，第二次访问不通过访问TCM，而是通过访问缓存在寄存器中的数据，直接取到处理器中，将一次完整的连续读访问节省了2个周期的开销，在理想化的连续度访问中可以最大程度节省1/4的执行时间；适用于连续取值的操作，能大大提升访问效率，有效地提高了工作效率，降低芯片功耗，本发明能够实现对连续的读访问进行缓存，提高TCM控制器的访问速度，并提升处理器的访问效率。
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公开(公告)号：CN108763148B
公开(公告)日：2021-11-30
申请号：CN201810549646.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。
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公开(公告)号：CN111459857A
公开(公告)日：2020-07-28
申请号：CN202010245080.2
申请日：2020-03-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种TCM控制器及数据缓存读取方法，根据第一次访问请求信号的地址从TCM中一次性取出与该地址对应的数据及与该地址连续的下一地址所对应的数据，同时获取两组数据，利用缓存设计对其中一组数据进行缓存，实现连续地址访问时，当连续访问地址与缓存地址相同，则直接从缓存中读取数据，第二次访问不通过访问TCM，而是通过访问缓存在寄存器中的数据，直接取到处理器中，将一次完整的连续读访问节省了2个周期的开销，在理想化的连续度访问中可以最大程度节省1/4的执行时间；适用于连续取值的操作，能大大提升访问效率，有效地提高了工作效率，降低芯片功耗，本发明能够实现对连续的读访问进行缓存，提高TCM控制器的访问速度，并提升处理器的访问效率。
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公开(公告)号：CN109344115A
公开(公告)日：2019-02-15
申请号：CN201811231334.4
申请日：2018-10-22
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种通用化的FPGA配置系统及方法与重配置系统及方法，包括外部存储单元、FPGA配置单元、FPGA重配置单元和FPGA群；FPGA配置单元包括FPGA配置控制模块和配置监测模块；FPGA重配置单元包括FPGA重配置控制模块、配置监测模块和重配置定时器模块。FPGA配置过程由上电初始化、配置控制及状态判断组成，FPGA重配置过程由FPGA去同步和同步控制、重配置控制及状态判断组成。可独立并行实现多路不同类型FPGA的配置和动态重配置；通过重配置定时器模块实现以指定时间为周期的动态重配；外接存储系统的设计最大化满足了配置数据存储的灵活性；结构简单清晰，控制灵活高效，且通用性强、普适性高，易于实施，灵活应用于多类型、大规模FPGA配置控制系统或专用集成电路。
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公开(公告)号：CN108762374A
公开(公告)日：2018-11-06
申请号：CN201810533146.0
申请日：2018-05-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种时钟管理电路及基于该电路的服务级芯片，包括时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数。通过小规模的电路结构降低时钟管理电路对锁相环的选择要求，提高了加固锁相环的通配性和集成灵活性，并针对高可靠的应用需求。相应的提高了服务级芯片中时钟管理单元对锁相环的集成能力，同时保证了时钟管理单元的可靠性。
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