公开(公告)号：CN116150077A

公开(公告)日：2023-05-23

申请号：CN202310180550.5

申请日：2023-02-28

Applicant: 西安微电子技术研究所

Inventor： 翟宝峰 ,  王剑峰 ,  郝奎 ,  祁美娟 ,  王蕊琪 ,  杨靓 ,  李海松 ,  刘红卫

IPC: G06F13/42 ,  G06F5/06

Abstract: 本发明提供一种PCIe交换电路的出端口事务处理装置及方法，包括主控制模块，所述主控制模块交互连接有界限生成和载荷FIFO控制模块、信息生成和头FIFO控制模块和端口仲裁逻辑模块，界限生成和载荷FIFO控制模块交互连接有解析转换模块和两个载荷FIFO，信息生成和头FIFO控制模块交互连接有载荷接收和转换模块和三个包头FIFO，解析转换模块交互连接有载荷接收和转换模块和端口仲裁逻辑模块，所述端口仲裁逻辑模块交互连接有仲裁表及其加载模块，三个包头FIFO和两个载荷FIFO输出端均连接有读取发送模块；本申请以三个包头FIFO和两个载荷FIFO分类存储了接收的事务包，事务的写入和读取控制简单可靠；避免了部分延迟敏感的输入端口的事务无法及时通过该出端口输出。

公开(公告)号：CN114866497B

公开(公告)日：2023-05-02

申请号：CN202210674910.2

申请日：2022-06-15

Applicant: 西安微电子技术研究所

Inventor： 翟宝峰 ,  王剑峰 ,  祁美娟 ,  杨靓 ,  郝奎 ,  董劭颖 ,  王蕊琪

IPC: H04L49/10 ,  H04L49/00 ,  H04L49/35 ,  H04L49/111

Abstract: 本发明提供一种全局异步站内同步的PCIe交换电路装置和方法，该系统包括若干个站模块，所有的站模块共同连接有访问仲裁模块；所述访问仲裁模块通过EERROM控制器和外部的EERROM交互，所述访问仲裁模块通过IIC总线控制器与外部的IIC主机交互；所述站模块通过PCIe链路连接有上游端口；该方法将电路划分为多个站模块，电路总体结构简单、各个模块的功能划分合理，有利于分模块高效的并行开展逻辑设计；同一个站中的所有端口工作于同一时钟域，不同的站可工作于不同的时钟域，电路的时钟域分隔清晰简洁，可以方便的进行跨时钟域的设计和检查，大大降低常见的跨时钟域设计风险，确保电路的可靠性。

公开(公告)号：CN115113021A

公开(公告)日：2022-09-27

申请号：CN202210699552.0

申请日：2022-06-20

Applicant: 西安微电子技术研究所

Inventor： 翟宝峰 ,  祁美娟 ,  董劭颖 ,  王剑峰 ,  杨靓 ,  郝奎 ,  王蕊琪

IPC: G01R31/28

Abstract: 本发明公开了一种PCIe交换电路的测试装置及方法，该装置设置在被测试的PCIe电路中，该装置设置了由端口组成的测试口，用于控制测试组的测试管理模块，以及保存测试结果的测试结果寄存器。该方法通过在待测PCIe交换电路内部增加测试装置使待测电路进入测试模式，将待测电路的所有端口划分为多个测试组，测试组中的两个端口在测试板上互连通讯，从而实现了待测PCIe交换电路所有端口的链路训练、事务接收、事务缓存、事务发送、缓存读写、事务交换等功能的测试，具有较高的测试覆盖率。

公开(公告)号：CN113037604B

公开(公告)日：2022-09-13

申请号：CN202110280813.0

申请日：2021-03-16

Applicant: 西安微电子技术研究所

Inventor： 李龙飞 ,  杨靓 ,  王剑峰 ,  李童 ,  李小波

IPC: H04L12/40 ,  H04L12/413

Abstract: 本发明公开了一种基于两级描述符表征的以太网控制系统，PCIe控制器与主机BD引擎和MAC BD引擎形成的系统架构，主机BD引擎对通过PCIe控制器传输的主机BD以及数据的维护和管理，利用MAC BD引擎对MAC BD以及数据的维护和管理，完成MAC BD和数据分别在本地数据缓存与MAC控制器之间的传输，采用主机BD引擎和MAC BD引擎双引擎结构，避免数据在与MAC层进行交互才能实现收发的问题，可完全隔离控制器内部的数据平面与控制平面，采用MAC BD缓存和本地数据缓存分别进行数据缓存，具有较高的可扩展性和鲁棒性，可以很好的支撑未来产品对功能的扩展、更新以及性能的提升等需求，本发明可用于高带宽、高性能以太网控制器芯片中，能够支撑未来产品对功能的扩展、性能提升等需求。

公开(公告)号：CN114937677A

公开(公告)日：2022-08-23

申请号：CN202210688398.7

申请日：2022-06-17

Applicant: 西安微电子技术研究所

Inventor： 吕智军 ,  李婷 ,  李海松 ,  何杰 ,  徐晚成 ,  崔双韬 ,  曹天骄 ,  袁昕 ,  张曼 ,  杨靓

IPC: H01L27/146

Abstract: 本发明公开了一种埋层沟道背照式抗辐照像元加固结构和制备方法，包括外延层；外延层上刻蚀形成STI槽，外延层上进行阱注入形成STI阱注入区与传输管阱注入区，STI槽设置在STI阱注入区中；外延层上通过离子注入分别依次形成P埋层注入区、N埋层沟道注入区和传输管阈值调整注入区；P埋层注入区与传输管阱注入区相连接；外延层的下表面淀积有栅氧化层和多晶硅栅极；外延层通过自对准注入工艺分别形成N型PD注入区、N型FD注入区和P型钳位层注入区；FD注入区的下表面淀积有FD欧姆接触金属形成欧姆接触；外延层的下表面外侧淀积有钝化层。使实际的光电子传输沟道与栅氧化层/半导体界面分离，提升像元的抗辐照能力。

公开(公告)号：CN114666179A

公开(公告)日：2022-06-24

申请号：CN202111275675.3

申请日：2021-10-29

Applicant: 西安微电子技术研究所

Inventor： 张斌 ,  杨靓 ,  李磊 ,  李川 ,  刘晨 ,  徐晚成 ,  赵翠华 ,  黄巾

IPC: H04L12/40 ,  H04L7/00

Abstract: 本发明公开了一种FlexRay总线纠偏值的计算方法，本发明能够对通道A、通道B以及通道A、B三种情况下的偏差值进行处理，计算该偏差值的rate纠偏值和offset纠偏值，并且均对计算进行了修正；本发明采用一种简单的方法，并结合递归的方法实现了容错中值算法；本发明的方法可以用于FPGA或者ASIC电路中。

公开(公告)号：CN113946479A

公开(公告)日：2022-01-18

申请号：CN202111275747.4

申请日：2021-10-29

Applicant: 西安微电子技术研究所

Inventor： 许霁航 ,  杨靓 ,  黄巾 ,  娄冕 ,  赵翠华 ,  张海金 ,  李磊 ,  朱青

IPC: G06F11/22 ,  G06F11/263 ,  G06F30/34

Abstract: 本发明公开了一种基于RISC‑V调试协议的Trigger链长度限制结构及其方法，定义Trigger序列中Trigger数量为n，n≥1，将Trigger按顺序编号为1、2、…，n，Trigger链长度上限为m，1≤m≤n；定义D触发器Trigger_i_chain为编号i的Trigger的链配置信号寄存器，输出为链配置信号chain_i，表示Trigger是否与后继Trigger相链接，为高电平表示该Trigger与后继Trigger链接有效，为低电平表示Trigger与后继Trigger链接无效。本发明实现方法明确，逻辑简单，信号延迟低。

公开(公告)号：CN113946368A

公开(公告)日：2022-01-18

申请号：CN202111275421.1

申请日：2021-10-29

Applicant: 西安微电子技术研究所

Inventor： 赵翠华 ,  张海金 ,  杨靓 ,  娄冕 ,  李红桥 ,  李磊 ,  罗敏涛 ,  黄巾

IPC: G06F9/30 ,  G06F9/38

Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。

公开(公告)号：CN108427838B

公开(公告)日：2021-12-24

申请号：CN201810186686.6

申请日：2018-03-07

Applicant: 西安微电子技术研究所

Inventor： 闫鑫 ,  周泉 ,  杨靓

IPC: G06F30/398

Abstract: 本发明公开了一种基于仿真的数字电路故障注入方法，包括创建目标信号列表，获取目标信号，故障注入。所采用的技术方案应该支持多信号列表的灵活操作，故障注入类型可设置，故障的持续时间可设置，除了能实现指定信号的故障注入，还要能实现故障的随机注入以及多点故障注入。本发明为基于仿真的故障注入技术，不需要修改VHDL模型，直接在Test Bench(TB)中采用简短高效的代码实现，能够简单快速的支持可靠性设计的验证。本发明简单易行，能够快速实现且使用灵活的故障注入方法，能够有效模拟出实际环境下导致处理器内部电平翻转等故障现象。

公开(公告)号：CN113689899A

公开(公告)日：2021-11-23

申请号：CN202110997344.4

申请日：2021-08-27

Applicant: 西安微电子技术研究所

Inventor： 谢成民 ,  崔千红 ,  杨靓 ,  李海松 ,  李立 ,  马蕊 ,  朱吉喆

IPC: G11C7/10 ,  G11C7/06 ,  G11C7/18 ,  G11C8/10 ,  G11C8/14 ,  G11C11/413 ,  G06F3/06

Abstract: 本发明一种存储阵列电路结构及大型存储阵列电路结构，在存储阵列分为上存储列阵和下存储列阵，同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路，上存储列阵的存储单元将由上面的灵敏放大器读出，下存储列阵将由下面的灵敏放大器读出，这样不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度，实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构，减小了位线放电幅度进而负载，降低了最坏路径延迟和存储器的功耗，达到提高整体存储器读取速度的目的；最后，本发明所提出的方法适用于各种存储器的电路架构设计，具有良好的应用前景和经济效益。