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公开(公告)号：CN118606188A
公开(公告)日：2024-09-06
申请号：CN202410738906.7
申请日：2024-06-07
Applicant: 西安微电子技术研究所
Abstract: 本发明属于嵌入式系统应用领域，公开了一种超长指令字调试方法及相关装置，包括：在反汇编时，获取待反汇编指令并读取待反汇编指令的并发位和执行单元选择位；根据待反汇编指令的执行单元选择位判断待反汇编指令的执行单元，当待反汇编指令是B组执行单元执行时，在待反汇编指令的反汇编显示上增加B组标记符；根据待反汇编指令的并发位判断待反汇编指令是否是并行指令，当待反汇编指令是并行指令时，在待反汇编指令的反汇编显示上增加并行标记符。实现超长指令字的反汇编适配，支持包含VLIW技术的高性能DSP芯片的超长指令字反汇编调试，可以有效帮助芯片开发者及用户定位芯片设计和应用程序开发过程中的问题。
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公开(公告)号：CN117555834A
公开(公告)日：2024-02-13
申请号：CN202311368472.8
申请日：2023-10-20
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种动态可重构的菊花链型中断控制器扩展结构、方法及系统，在原先菊花链型中断控制器扩展结构下，加入了动态可重构设计结构，该结构包括可编程中断源模块、选择器和选择控制单元，该结构不影响原先中断控制器结构和性能，增加的可编程中断源模块，实现全系统的中断源任意绑定，提高系统应用的灵活性。通过选择器和选择控制单元的结合可以切换原先菊花链中断控制模块或中断源动态可配置中断控制模块，二者可以根据用户灵活配置，适用性强。因此，本发明提出的扩展结构可以实现任意中断嵌套，解决原先中断控制器的菊花链型串行结构无法满足任意中断嵌套的缺陷，从而得到可扩展且可动态配置中断源，使每一路优先级可以任意配置。
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公开(公告)号：CN116610611A
公开(公告)日：2023-08-18
申请号：CN202310440837.7
申请日：2023-04-21
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种适用于SIP应用和开发的系统，选用自主设计的SIP模块，以替代一般处理器最小系统需要很多外围电路的最小系统设计，简化系统集成，集成了供电接口应用开发模块、存储器接口应用开发模块、采集/转换接口应用开发模块、通讯接口应用开发模块、控制接口应用开发模块和预留扩展接口应用开发模块，满足高主频、高性能、通用性的要求同时，预留扩展升级，满足设备更新升级的需求。
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公开(公告)号：CN113220627B
公开(公告)日：2023-05-30
申请号：CN202110444240.0
申请日：2021-04-23
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G06F15/173
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公开(公告)号：CN114545201A
公开(公告)日：2022-05-27
申请号：CN202210143515.1
申请日：2022-02-16
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种总线回环测试结构和方法，包括寄存器配置模块、时间产生模块、时钟同步模块、数据发送模块、数据接收模块、回环时间产生模块、回环数据发送模块；时间产生模块和回环时间产生模块各自产生独立的周期和时隙信息；在回环使能时，将回环数据发送模块的输出TX_LP与数据发送模块的输出TX进行与操作，并与RX进行连接。可以完成时间触发类总线的回环测试，提高了总线的测试效率。
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Patent Agency Ranking
公开(公告)号：CN113986193A
公开(公告)日：2022-01-28
申请号：CN202111277557.6
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供的二维卷积计算结构，该结构由多个PE单元在二维方向级联组成，PE单元采用自累加模式进行卷积的计算，并将结果存储在各自内部输出端的寄存器中。PE单元通过横向，纵向的扩展构成一个矩形的PE阵列，共同完成卷积的计算，其中，PE单元在横向通过级联寄存器组进行数据的缓存，级联寄存器组的深度可配置，PE单元在纵向通过行间级联FIFO进行数据的缓存，每一行PE阵列的右侧均有一个FIFO对参考图数据进行缓存，PE阵列可以对PE单元间的级联寄存器级数和缓存FIFO的深度进行调节，从而实现卷积计算步长的调节，由此可进行任意步长的ZNCC计算，且支持非矩阵模板的计算，可以有效降低ZNCC算法的计算量，提高ZNCC算法的计算效率，实现高效灵活的卷积计算。
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公开(公告)号：CN113946535A
公开(公告)日：2022-01-18
申请号：CN202111275681.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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公开(公告)号：CN113162906A
公开(公告)日：2021-07-23
申请号：CN202110218237.7
申请日：2021-02-26
Applicant: 西安微电子技术研究所
IPC: H04L29/06
Abstract: 本发明公开了一种NoC传输方法，本发明将包格式分为数据类包格式、请求类包格式和回复类包格式。任务传输协议将任务分为写传输和读传输。写传输协议又划分为带回复包写传输和不带回复包写传输。同时，定义了任务传输协议的包长度可配置。本发明既具有系统性、全面性，又有效提高了NoC传输效率，为不同应用场合下NoC传输协议定义提供有效的解决方案。
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公开(公告)号：CN111459875A
公开(公告)日：2020-07-28
申请号：CN202010245248.X
申请日：2020-03-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78 , G05B19/042 , H01L23/043
Abstract: 本发明属于集成电路设计和应用领域，公开了一种MCU处理器及其封装方法，包括国产CPU、FLASH、FPGA、EEPROM和电源管理模块；CPU通过SPI接口与FLASH连接，完成内嵌存储空间的扩展；在FPGA上设置有配置操作寄存器和若干扩展接口，配置操作寄存器与CPU的存储器控制器接口连接，若干扩展接口均与配置操作寄存器连接；EEPROM与FPGA的EEPROM接口连接，电源管理模块输入一种电源，输出端为LCR3209处理器、FLASH、FPGA、和EEPROM供电。相较现有单片电路和SIP集成模块，本发明MCU处理器既能满足高主频、高性能的需求，又能满足设备更新升级中对通讯接口、控制接口的需求，还能实现单种电源供电，降低功耗，满足国产化、通用性、高性能、高可靠、低成本、低功耗需求。
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公开(公告)号：CN108763783A
公开(公告)日：2018-11-06
申请号：CN201810550858.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
CPC classification number: G06F17/5054 , H03K19/0002
Abstract: 本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。
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