-
公开(公告)号：CN112487750A
公开(公告)日：2021-03-12
申请号：CN202011380470.7
申请日：2020-11-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。
-
公开(公告)号：CN107885611B
公开(公告)日：2021-02-19
申请号：CN201711195578.7
申请日：2017-11-24
Applicant: 西安微电子技术研究所
IPC: G06F11/07
Abstract: 本发明提供可主动回写的分级指令存储器结构容错方法和装置，装置包括分级指令存储器、指令纠检错模块、指令字寄存器和指令地址寄存器；方法包括1.处理器启动运行；2.从分级指令存储器中取出指令字数据；3.指令字数据送入指令纠检错模块；4.判断纠检错结果“无错误或发生可纠正错误”；是，继续步骤5；否，转步骤10；5.将指令字写入指令字寄存器；6.更新指令地址寄存器；7.判断发生可纠正错误；是，继续步骤8；否，转步骤9；8.将指令字数据回写分级指令存储器；9.处理结束；转步骤2，处理下一条指令地址；10.指令字数据发生不可纠正错误，处理器挂起。本发明实现了指令和指令存储器的容错，具有较小的硬件代价。
-
公开(公告)号：CN110175049A
公开(公告)日：2019-08-27
申请号：CN201910411863.0
申请日：2019-05-17
Applicant: 西安微电子技术研究所
IPC: G06F9/30 , G06F12/0875
Abstract: 本发明公开了一种支持地址未对齐的数据拆分与聚合访问的处理系统及方法，包括RISC处理器，RISC处理器通过系统互连总线与总线桥接器相连，总线桥接器连接至存储器控制器，存储器控制器连接至内部/外部存储器。本发明能够提高对存储器数据的读写访问效率，并且提供对支持“地址未对齐”数据访问操作的高有效、高可靠的管控途径。
-
公开(公告)号：CN119906413A
公开(公告)日：2025-04-29
申请号：CN202411703776.X
申请日：2024-11-26
Applicant: 西安微电子技术研究所
IPC: H03K19/0175 , H03K19/173 , H03K19/003 , H03K19/20
Abstract: 本发明提出一种具有上下电过程输出状态控制的双电源三态输出电路及其工作方法，包括逻辑控制电路，弱上下拉电平转换电路，驱动电路；逻辑控制电路由内核逻辑电压供电，弱上下拉电平转换电路由输入输出单元电压和内核逻辑电压供电，驱动电由输入输出单元电压供电。针对输入输出单元电压供电、内核逻辑电压未供电的情况，通过在三态输出单元中增加输入输出电压供电的弱上下拉电路，在内核逻辑电压没有供电时，控制三态输出单元电平转换电路的输入节点电压，让驱动电路中的上拉驱动管和下拉驱动管都处于关闭状态，确保此时三态输出单元工作在三态模式，避免应用系统出现大电流的异常工作情况，避免总线出现信号竞争而引起大电流的问题。
-
公开(公告)号：CN118885381A
公开(公告)日：2024-11-01
申请号：CN202410862678.4
申请日：2024-06-28
Applicant: 西安微电子技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种调试服务器、多核处理器的调试系统及调试方法，该系统包括：调试主机、仿真器、异构多核目标板；调试主机包括：异构多核GDB和调试服务器；异构多核GDB，发送RSP协议包及调试命令，并实现RSP协议到自定义JTAG协议的转换；调试服务器接收RSP协议包及调试命令，并向仿真器发调试请求，同时将接收仿真器返回的处理结果，并对处理结果进行解析、组装应答帧发送给异构多核GDB；仿真器根据调试请求发送自定义JTAG协议包及命令给异构多核目标板，返回处理结果至调试服务器；异构多核目标板返回处理结果至仿真器。以解决现有技术中所产异构多核处理器所面临的无调试软件使用，无法顺利开展软件开发调试工作的问题，以及存在调试程序复杂、兼容性差等技术问题。
-
Patent Agency Ranking
公开(公告)号：CN118819229A
公开(公告)日：2024-10-22
申请号：CN202410862685.4
申请日：2024-06-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种一级电源输出电压通断次序控制设计方法，采用DC/DC类电压转换电路作为一级电源器件完成板级输入电压到电路工作电压的转换，根据RC充电电压达到两只监控定序电路电压输入阈值先后顺序，依次输出一级电源工作使能信号，开通不同电源轨通道输出，根据RC放电电压下降到两只监控定序电路电压输入阈值先后顺序，依次撤销一级电源工作使能信号，关断不同电源轨通道输出采用电源轨次序管理监控电路完成对一级电源输出电压跟踪定序，实现一级电源输出多电源轨通断次序的控制，满足了超大规模集成电路对工作电压通断次序的特殊需求，并保障了实际应用的上电控制的时效性。
-
公开(公告)号：CN118036520A
公开(公告)日：2024-05-14
申请号：CN202410159375.6
申请日：2024-02-04
Applicant: 西安微电子技术研究所
IPC: G06F30/33
Abstract: 本发明公开了一种SoC多功能模块验证平台及方法，属于集成电路领域，本方法对验证平台中的验证环境进行了改进，在验证环境的开发设计时，为每个功能模块配置了一个功能配置状态入口，通过不同的配置参数，可以配置不同的工作模式，在不同工作模式下进行相关测试，实现了多功能模块在同一验证平台下验证场景的独立开发，极大地实现了验证平台的复用，保证了验证环境的一致性，极大的提高了验证效率；克服了传统验证方法中，多人协同工作时经常出现的各模块验证环境构建过程的“等靠要”状态，本方法使得各验证功能模块验证环境完全实现了独立开发，实现了多人同时并行协同工作，减少了因各模块相互开发导致的验证环境的互相影响。
-
公开(公告)号：CN114003362B
公开(公告)日：2024-03-19
申请号：CN202111277242.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: G06F9/48
Abstract: 本发明公开了一种多维度动态中断聚合方法、系统、设备及存储介质，当控制器接收到或发送完一个数据帧时，多阈值机制和定时器机制会同时启动并进行中断聚合的判断；在得到上述两项判断结果后，分别与写回阈值、预取阈值和BD不足阈值进行比较；在下一次中断产生之前，若控制器又接收到或发送完一个数据帧时，相对时间定时器清零并重新计时，而绝对时间定时器继续计时；当相对时间定时器或绝对时间定时器超时时，若控制器当前未进行数据收发，则产生中断，否则待当前数据收发完成后，产生中断；产生中断后，相对时间定时器、绝对时间定时器均清零，在此之后控制器第一次接收到或发送完一个数据帧时，两个定时器又同时启动，如此循环。
-
公开(公告)号：CN117573605A
公开(公告)日：2024-02-20
申请号：CN202311489879.6
申请日：2023-11-09
Applicant: 西安微电子技术研究所
IPC: G06F15/78
Abstract: 本发明公开了一种基于CORTEX‑R4架构的SoC结构，包括系统处理器、EMIF1控制器、EMIF2控制器、管脚复用控制模块IOMAX和若干个功能外设模块；系统处理器为CORTEX‑R4处理器内核；系统处理器和若干个功能外设模块集成在片内总线系统BUS MATRIX上；系统处理器的TCM地址空间三套接口的ATCM、B0TCM和B1TCM分别外接片内FLASH模块、EMIF1控制器和片内SRAM存储器；EMIF2控制器支持大容量存储器的访问控制，EMIF2控制器的引脚EMIF2IO和EMIF1控制器的引脚EMIF1IO均通过管脚复用控制模块IOMAX控制，EMIF2控制器和EMIF1控制器的对外引脚为EMIF IO MUX；外部引脚MODE输入给管脚复用控制模块IOMAX，决定模块内部寄存器MODE REG的复位值，MODE REG复位后通过片内总线接口进行配置。
-
公开(公告)号：CN117499352A
公开(公告)日：2024-02-02
申请号：CN202311215249.X
申请日：2023-09-19
Applicant: 西安微电子技术研究所
IPC: H04L49/90 , H04L49/111 , H04L12/46 , H04L47/50 , H04L47/62
Abstract: 本发明公开了一种面向TSN混合流量的主动标识及转发方法和系统，属于集成电路领域，在控制器发送路径对数据流进行快速、主动的识别和感知，采用OuterVLAN作为TSN_Tag对全业务流进行主动的标识，同时对ST流中的关键信息进行提取，形成特定地描述符予以表征；在此基础上，通过描述符对转发表进行快速的查询和更新，在交换器控制平面对ST流建立专用“隧道”，完成高效、准确的转发，从而减小ST流在交换内部的驻留时间，提高数据传输的确定性；最后在终端控制器对数据帧中的TSN_Tag进行剥离，保持对上层应用透明。
-
-
-
-
-
-
-
-
-
Search Results
173
records
(took 0.032 seconds)
