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公开(公告)号：CN107885611A
公开(公告)日：2018-04-06
申请号：CN201711195578.7
申请日：2017-11-24
Applicant: 西安微电子技术研究所
IPC: G06F11/07
Abstract: 本发明提供可主动回写的分级指令存储器结构容错方法和装置，装置包括分级指令存储器、指令纠检错模块、指令字寄存器和指令地址寄存器；方法包括1.处理器启动运行；2.从分级指令存储器中取出指令字数据；3.指令字数据送入指令纠检错模块；4.判断纠检错结果“无错误或发生可纠正错误”；是，继续步骤5；否，转步骤10；5.将指令字写入指令字寄存器；6.更新指令地址寄存器；7.判断发生可纠正错误；是，继续步骤8；否，转步骤9；8.将指令字数据回写分级指令存储器；9.处理结束；转步骤2，处理下一条指令地址；10.指令字数据发生不可纠正错误，处理器挂起。本发明实现了指令和指令存储器的容错，具有较小的硬件代价。
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公开(公告)号：CN107885611B
公开(公告)日：2021-02-19
申请号：CN201711195578.7
申请日：2017-11-24
Applicant: 西安微电子技术研究所
IPC: G06F11/07
Abstract: 本发明提供可主动回写的分级指令存储器结构容错方法和装置，装置包括分级指令存储器、指令纠检错模块、指令字寄存器和指令地址寄存器；方法包括1.处理器启动运行；2.从分级指令存储器中取出指令字数据；3.指令字数据送入指令纠检错模块；4.判断纠检错结果“无错误或发生可纠正错误”；是，继续步骤5；否，转步骤10；5.将指令字写入指令字寄存器；6.更新指令地址寄存器；7.判断发生可纠正错误；是，继续步骤8；否，转步骤9；8.将指令字数据回写分级指令存储器；9.处理结束；转步骤2，处理下一条指令地址；10.指令字数据发生不可纠正错误，处理器挂起。本发明实现了指令和指令存储器的容错，具有较小的硬件代价。
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公开(公告)号：CN107992376B
公开(公告)日：2020-10-30
申请号：CN201711192783.8
申请日：2017-11-24
Applicant: 西安微电子技术研究所
Abstract: 本发明提供DSP处理器数据存储器主动容错方法和装置，装置设置在DSP处理器核流水线和核内数据存储器之间，用于数据存储器主动容错刷新；包括，用于加载数据存储器的LOAD指令译码、用于写数据存储器的STORE指令译码、队列访问模块、RSEC指令译码模块、数据存储器、数据纠检错模块、通用的寄存器文件、可纠正错状态寄存器、循环Record队列、数据存储器写操作模块和用于硬中断处理的中断处理模块；通过合适的流水线划分，基本不影响DSP处理器的频率性能。本发明可灵活控制硬件对容错的处理策略和时机，以较低成本满足系统可靠性，保证DSP处理器在出错异常情况下的执行效率。
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公开(公告)号：CN107992376A
公开(公告)日：2018-05-04
申请号：CN201711192783.8
申请日：2017-11-24
Applicant: 西安微电子技术研究所
Abstract: 本发明提供DSP处理器数据存储器主动容错方法和装置，装置设置在DSP处理器核流水线和核内数据存储器之间，用于数据存储器主动容错刷新；包括，用于加载数据存储器的LOAD指令译码、用于写数据存储器的STORE指令译码、队列访问模块、RSEC指令译码模块、数据存储器、数据纠检错模块、通用的寄存器文件、可纠正错状态寄存器、循环Record队列、数据存储器写操作模块和用于硬中断处理的中断处理模块；通过合适的流水线划分，基本不影响DSP处理器的频率性能。本发明可灵活控制硬件对容错的处理策略和时机，以较低成本满足系统可靠性，保证DSP处理器在出错异常情况下的执行效率。
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