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公开(公告)号：CN119906413A
公开(公告)日：2025-04-29
申请号：CN202411703776.X
申请日：2024-11-26
Applicant: 西安微电子技术研究所
IPC: H03K19/0175 , H03K19/173 , H03K19/003 , H03K19/20
Abstract: 本发明提出一种具有上下电过程输出状态控制的双电源三态输出电路及其工作方法，包括逻辑控制电路，弱上下拉电平转换电路，驱动电路；逻辑控制电路由内核逻辑电压供电，弱上下拉电平转换电路由输入输出单元电压和内核逻辑电压供电，驱动电由输入输出单元电压供电。针对输入输出单元电压供电、内核逻辑电压未供电的情况，通过在三态输出单元中增加输入输出电压供电的弱上下拉电路，在内核逻辑电压没有供电时，控制三态输出单元电平转换电路的输入节点电压，让驱动电路中的上拉驱动管和下拉驱动管都处于关闭状态，确保此时三态输出单元工作在三态模式，避免应用系统出现大电流的异常工作情况，避免总线出现信号竞争而引起大电流的问题。
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公开(公告)号：CN119154874A
公开(公告)日：2024-12-17
申请号：CN202411168474.7
申请日：2024-08-23
Applicant: 西安微电子技术研究所
Abstract: 本发明公开一种Vcm‑based电容开关时序电路及方法，该开关时序电路中所述阵列一第一电容组、阵列一第二电容组、……阵列一第i电容组、阵列二第一电容组、阵列二第二电容组、……阵列二第j电容组、阵列一dummy电容组以及阵列二dummy电容组均包括并行连接的两个容值相等的电容，改进型的电容阵列结构将每位电容一分为二，形成两个相等的电容，这两个相等的电容可以通过下极板接不同的电位实现三种不同的电压接法，分别为Vref、1/2Vref和GND，其等效电路结构与Vcm‑based基本一致，但是，通过两个相等电容的设置，使得Vcm＝1/2Vref，即该改进型的Vcm‑based电容开关时序不需要额外的电路来产生共模电平Vcm，不需要复杂的自举开关结构，降低了功耗和面积，适用于低电压的SAR ADC设计。
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公开(公告)号：CN116599532A
公开(公告)日：2023-08-15
申请号：CN202310564952.5
申请日：2023-05-18
Applicant: 西安微电子技术研究所
Abstract: 本发明公开一种高速采样器电路、一种高速采样器及采样方法，该抗辐射加固高速采样器电路，包括PMOS管M1，PMOS管M2，PMOS管M3，PMOS管M6，PMOS管M11，PMOS管M9，NMOS管M4，NMOS管M7，NMOS管M5，NMOS管M8，NMOS管M10，电流源Is1以及电流源Is2；该高速采样器电路设计有两个等效的电流源Is，用来补偿粒子辐照引起的节点Vout1和Vout2的扰动，电流源Is的设置增大了电路结构的抗单粒子翻转的临界电荷，增加了该结构在采样过程中的抗辐射性能。
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公开(公告)号：CN111800226B
公开(公告)日：2023-02-07
申请号：CN202010612890.7
申请日：2020-06-30
Applicant: 西安微电子技术研究所
IPC: H04L1/00 , H04L12/40 , H04L12/417 , H04L12/423
Abstract: 本发明公开了一种基于硬件仲裁的边带管理电路及方法，边带管理电路中接收帧处理单元、简化介质独立接口、硬件仲裁单元、寄存器和发送帧处理单元均与主控制单元连接，系统总线接口、接收帧处理单元和发送帧处理单元均与通道仲裁单元连接，接收帧处理单元、发送帧处理单元和硬件仲裁单元均与简化介质独立接口连接。本发明基于硬件仲裁的边带管理电路在硬件上仅需增加两个外部引脚，通过环路上的设备之间直接进行仲裁操作码收发进行硬件仲裁控制，整个仲裁过程无需BMC与电路之间进行命令响应交互，减少了仲裁的等待时间；采用令牌传递的策略进行发送器的选定，仅持有令牌者可以进行数据发送，确保了发送权的传递，避免了发送冲突，提升了处理的效率。
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公开(公告)号：CN115022421A
公开(公告)日：2022-09-06
申请号：CN202210602929.6
申请日：2022-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明属于传输策略领域，具体涉及一种有线信号传输电路。本发明公开了一种基于正交频分复用的有线信号传输设计方法，适于进行1553B、CAN、RS422/RS485以及快速以太网等多种协议数据的传输，提高了协议处理的效率与兼容性；在OFDM进行逆傅里叶变换前，采用共轭反序数据类型转换消除了傅里叶变换的虚部，提高了基带处理单元的工程可实施性；在接收基带数据时，基于数据同步头识别，并采用能量检测模块和AGC模块，提高了数据接收的可靠性；采用了灵活的加密策略，能够根据系统数据冗余开销和延迟需求，灵活选择加密策略，提高数据传输的安全性；提出了由DAC、PA、PGA、ADC等主要芯片构成的收发单元的基本实现结构，用于支持不同协议总线信号的传输。
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Patent Agency Ranking
公开(公告)号：CN113992485A
公开(公告)日：2022-01-28
申请号：CN202111258539.3
申请日：2021-10-27
Applicant: 西安微电子技术研究所
IPC: H04L25/03
Abstract: 本发明公开了一种判决反馈均衡电路和高速信号信道传输结构，判决反馈均衡电路通过对比判决反馈均衡正向最大补偿后幅值与反向最大补偿后幅值，获得后标分量在两种情况下均衡滤波器对输入信号的补偿情况，并实时调整滤波器控制系数，优化判决反馈均衡电路的均衡方案，使均衡后信号达到最佳状态。均衡算法简单，控制环路明确，电路结构实现容易。当判决反馈均衡正向最大补偿后幅值绝对值小于反向最大补偿后幅值绝对值时，需要增加均衡滤波器系数的绝对值；当判决反馈均衡正向最大补偿后幅值绝对值大于反向最大补偿后幅值绝对值时，需要减小均衡滤波器系数的绝对值。
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公开(公告)号：CN118335722A
公开(公告)日：2024-07-12
申请号：CN202410369239.X
申请日：2024-03-28
Applicant: 西安微电子技术研究所
IPC: H01L23/552
Abstract: 本发明公开了一种抗辐射加固Guard‑Gate锁存器电路结构，传输门S1连接Delay单元的一端，Delay单元的另一端作为Qd节点分别连接N型场效应晶体管Mn2的栅极和Mp2的栅极；Mn2的漏极和Mp2的漏极连接作为Qn节点连接三态门Sinv的输入，三态门Sinv的输出连接传输门S1和Delay单元形成Q节点；Mn2的源极分别连接Mn1的漏极和受控电流源Is2的一端，Mn1的源极和受控电流源Is2的另一端接地；Mp2的源极分别连接Mp1的漏极和受控电流源Is1的一端，Mp1的源极和受控电流源Is1的另一端连接电源vdd；Mn1的栅极和Mp1的栅极连接Q节点。可有效的提高GG‑Latch结构保持阶段的抗单粒子翻转能力。
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公开(公告)号：CN113346880B
公开(公告)日：2023-07-11
申请号：CN202110663155.3
申请日：2021-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开基于时钟标定的可调时间三模冗余时钟产生的系统及方法，本发明针对普通时间三模冗余结构中三路时钟间隔受到工艺、电压和温度影响变化大的问题，提出一种利用系统时钟信号标定的可调时间三模冗余时钟产生方法，实现不同应用环境和场景下三模时钟时间间隔的精确设置，缓解工艺、电压和温度对三模时钟间隔时间的影响，可以进一步提高超大规模集成的工作频率和性能。
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公开(公告)号：CN115022421B
公开(公告)日：2023-06-27
申请号：CN202210602929.6
申请日：2022-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明属于传输策略领域，具体涉及一种有线信号传输电路。本发明公开了一种基于正交频分复用的有线信号传输设计方法，适于进行1553B、CAN、RS422/RS485以及快速以太网等多种协议数据的传输，提高了协议处理的效率与兼容性；在OFDM进行逆傅里叶变换前，采用共轭反序数据类型转换消除了傅里叶变换的虚部，提高了基带处理单元的工程可实施性；在接收基带数据时，基于数据同步头识别，并采用能量检测模块和AGC模块，提高了数据接收的可靠性；采用了灵活的加密策略，能够根据系统数据冗余开销和延迟需求，灵活选择加密策略，提高数据传输的安全性；提出了由DAC、PA、PGA、ADC等主要芯片构成的收发单元的基本实现结构，用于支持不同协议总线信号的传输。
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公开(公告)号：CN111953339B
公开(公告)日：2023-06-13
申请号：CN202010838475.3
申请日：2020-08-19
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；所述分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；所述采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间。
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