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公开(公告)号：CN112185815B
公开(公告)日：2024-07-23
申请号：CN201910598339.9
申请日：2019-07-04
Applicant: 硅存储技术公司
IPC: H01L21/336 , H01L29/788 , H10B41/30 , H01L29/423
Abstract: 本发明题为“形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法”。本发明公开了一种形成存储器设备的方法，所述方法包括使用第一多晶硅沉积在半导体衬底上方形成第一多晶硅层，在所述第一多晶硅层上形成绝缘间隔物，以及移除所述第一多晶硅层中的一些以在所述绝缘间隔物下面留下第一多晶硅块。源极区形成在邻近所述第一多晶硅块的第一侧表面的所述衬底中。第二多晶硅层使用第二多晶硅沉积形成。部分地移除所述第二多晶硅层以在所述衬底上方留下第二多晶硅块并且与所述第一多晶硅块的第二侧表面相邻。第三多晶硅层使用第三多晶硅沉积形成。部分地移除所述第三多晶硅层以在所述源极区上方留下第三多晶硅块。漏极区形成在与所述第二多晶硅块相邻的所述衬底中。
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公开(公告)号：CN110610942B
公开(公告)日：2023-07-28
申请号：CN201810626274.X
申请日：2018-06-15
Applicant: 硅存储技术公司
Abstract: 用于减少闪存存储器系统中字线和控制栅极线之间的耦合的方法和装置。本发明公开了一种方法和装置，以用于减少由于寄生电容和寄生电阻而导致闪存存储器系统中的字线和控制栅极线之间原本可能出现的耦合。所述闪存存储器系统包括被组织成行和列的闪存存储器单元的阵列，其中每行被耦合到字线和控制栅极线。
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公开(公告)号：CN110021602B
公开(公告)日：2023-04-07
申请号：CN201810013633.4
申请日：2018-01-05
Applicant: 硅存储技术公司
IPC: H10B41/00
Abstract: 本发明题为“在专用沟槽中具有浮栅的非易失性存储器单元”。本发明提供了一对存储器单元，所述存储器单元包括：形成于半导体衬底的上表面中的间隔开的第一沟槽和第二沟槽，以及设置在所述第一沟槽和所述第二沟槽中的第一浮栅和第二浮栅。第一字线栅和第二字线栅分别设置在所述上表面的与所述第一浮栅和所述第二浮栅相邻的部分上方并与所述部分绝缘。源极区在所述衬底中横向地形成在所述第一浮栅和所述第二浮栅之间。第一沟道区和第二沟道区分别在所述第一沟槽和所述第二沟槽下方、分别沿着所述第一沟槽和所述第二沟槽的侧壁以及分别沿着所述上表面的设置在所述第一字线栅和所述第二字线栅下方的部分从所述源极区延伸。所述第一沟槽和所述第二沟槽分别仅包含所述第一浮栅和所述第二浮栅以及绝缘材料。
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公开(公告)号：CN108198581B
公开(公告)日：2023-04-07
申请号：CN201810146062.1
申请日：2014-01-14
Applicant: 硅存储技术公司
Abstract: 本发明涉及用于先进纳米闪速存储器装置的高速感测技术。本发明公开了用于先进纳米闪速存储器装置的改进的感测电路和改进的位线布局。
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Patent Agency Ranking
公开(公告)号：CN109328385B
公开(公告)日：2023-03-21
申请号：CN201780030383.9
申请日：2017-05-11
Applicant: 硅存储技术公司
Abstract: 本发明公开了一种存储器设备和擦除该存储器设备的方法，该存储器设备包括半导体材料衬底，和形成在衬底上并布置成行和列的阵列的多个存储器单元。存储器单元中的每一个储器单元包括在衬底中间隔开的源极区和漏极区，其中衬底中的沟道区在源极区和漏极区之间延伸，设置在沟道区的与源极区相邻的第一部分上方并与该第一部分绝缘的浮栅，设置在沟道区的与漏极区相邻的第二部分上方并与该第二部分绝缘的选择栅，以及设置在源极区上方并与源极区绝缘的编程擦除栅。单独或与选择栅极线或源极线组合的编程擦除栅极线沿列方向布置，使得每个存储器单元可以被单独编程、读取和擦除。
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公开(公告)号：CN114724610A
公开(公告)日：2022-07-08
申请号：CN202210427606.8
申请日：2016-04-26
Applicant: 硅存储技术公司
Abstract: 本发明涉及一种用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。
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公开(公告)号：CN107646133B
公开(公告)日：2022-04-29
申请号：CN201680031307.5
申请日：2016-04-26
Applicant: 硅存储技术公司
Abstract: 本发明涉及一种用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。
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公开(公告)号：CN107851658B
公开(公告)日：2022-02-15
申请号：CN201680042949.5
申请日：2016-06-14
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L21/336 , H01L29/788 , H01L27/11521 , H01L27/11524 , H01L27/11531
Abstract: 本发明提供了一种在与具有HKMG逻辑栅的逻辑和高压设备的同一芯片上形成分离栅非易失性存储器单元的方法。所述方法包括在所述芯片的所述存储器区中形成源极区和漏极区、浮栅、控制栅和用于擦除栅和字线栅的多晶硅层。在所述存储区上方形成保护绝缘层，并且HKMG层和多晶硅层形成在所述芯片上、从所述存储区中移除并且在芯片的逻辑区中图案化以形成具有不同数量的下层绝缘的逻辑栅。
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