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公开(公告)号：CN109196528B
公开(公告)日：2022-03-18
申请号：CN201780030390.9
申请日：2017-05-12
IPC: G06N3/04
Abstract: 本发明公开了一种人工神经网络设备，该人工神经网络设备利用一个或多个非易失性存储器阵列作为突触。该突触被配置为接收输入并且从其生成输出。神经元被配置为接收输出。该突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：间隔开的源极区和漏极区，该源极区和漏极区在半导体基板中形成，其中沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并且与其绝缘；和非浮栅，该非浮栅设置在沟道区的第二部分上方并且与其绝缘。多个存储器单元中的每个存储器单元被配置为存储权重值，该权重值与浮栅上的电子数量相对应。多个存储器单元被配置为将所述输入乘以所存储的权重值以生成输出。
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公开(公告)号：CN112185815A
公开(公告)日：2021-01-05
申请号：CN201910598339.9
申请日：2019-07-04
Applicant: 硅存储技术公司
IPC: H01L21/336 , H01L29/788 , H01L27/11521 , H01L29/423
Abstract: 本发明题为“形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法”。本发明公开了一种形成存储器设备的方法，所述方法包括使用第一多晶硅沉积在半导体衬底上方形成第一多晶硅层，在所述第一多晶硅层上形成绝缘间隔物，以及移除所述第一多晶硅层中的一些以在所述绝缘间隔物下面留下第一多晶硅块。源极区形成在邻近所述第一多晶硅块的第一侧表面的所述衬底中。第二多晶硅层使用第二多晶硅沉积形成。部分地移除所述第二多晶硅层以在所述衬底上方留下第二多晶硅块并且与所述第一多晶硅块的第二侧表面相邻。第三多晶硅层使用第三多晶硅沉积形成。部分地移除所述第三多晶硅层以在所述源极区上方留下第三多晶硅块。漏极区形成在与所述第二多晶硅块相邻的所述衬底中。
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公开(公告)号：CN107342288B
公开(公告)日：2020-08-04
申请号：CN201610285454.7
申请日：2016-04-29
Applicant: 硅存储技术公司
IPC: H01L27/11517 , H01L27/11521 , H01L29/423 , H01L21/28
Abstract: 本发明公开了一种存储器装置，所述存储器装置包括第一导电类型的半导体材料衬底；在所述衬底中间隔开并且具有与所述第一导电类型不同的第二导电类型的第一区和第二区，其中所述衬底中的连续沟道区在所述第一区和所述第二区之间延伸；第一浮栅设置在所述沟道区的与所述第一区相邻的第一部分上方并且与所述第一部分绝缘。第二浮栅设置在所述沟道区的与所述第二区相邻的第二部分上方并且与所述第二部分绝缘。字线栅设置在所述沟道区的介于所述第一沟道区部分和所述第二沟道区部分之间的第三部分上方并且与所述第三部分绝缘。第一擦除栅设置在所述第一区上方并且与其绝缘。第二擦除栅设置在所述第二区上方并且与其绝缘。
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公开(公告)号：CN108140669B
公开(公告)日：2019-06-07
申请号：CN201680058271.X
申请日：2016-08-02
Applicant: 硅存储技术公司
IPC: H01L29/423 , H01L29/788 , H01L29/66
CPC classification number: H01L27/11521 , H01L21/8238 , H01L29/40114 , H01L29/42328 , H01L29/42332 , H01L29/4916 , H01L29/66825 , H01L29/7881 , H01L29/7883
Abstract: 一种形成存储单元对的方法，该方法包括：在半导体基板上方形成多晶硅层并且与半导体基板绝缘；在多晶硅层上方形成导电控制栅对并且与多晶硅层绝缘；形成第一和第二绝缘层，其沿着控制栅的内侧和外侧表面延伸；移除多晶硅层的与控制栅的外侧表面相邻的部分；在该结构上形成HKMG层并且移除其在控制栅之间的部分，移除多晶硅层的与控制栅的内侧表面相邻的部分；在与控制栅的内侧表面相邻的基板中形成源区；在源区上方形成导电抹除栅并且与源区绝缘；形成导电字线栅，其横向地与控制栅相邻，以及在与字线栅相邻的基板中形成漏区。
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公开(公告)号：CN109643564A
公开(公告)日：2019-04-16
申请号：CN201780030450.7
申请日：2017-04-23
Abstract: 本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。
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Patent Agency Ranking
公开(公告)号：CN109196528A
公开(公告)日：2019-01-11
申请号：CN201780030390.9
申请日：2017-05-12
IPC: G06N3/04
Abstract: 本发明公开了一种人工神经网络设备，该人工神经网络设备利用一个或多个非易失性存储器阵列作为突触。该突触被配置为接收输入并且从其生成输出。神经元被配置为接收输出。该突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：间隔开的源极区和漏极区，该源极区和漏极区在半导体基板中形成，其中沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并且与其绝缘；和非浮栅，该非浮栅设置在沟道区的第二部分上方并且与其绝缘。多个存储器单元中的每个存储器单元被配置为存储权重值，该权重值与浮栅上的电子数量相对应。多个存储器单元被配置为将所述输入乘以所存储的权重值以生成输出。
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公开(公告)号：CN107078035B
公开(公告)日：2018-12-21
申请号：CN201580050301.8
申请日：2015-08-03
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L21/336 , H01L27/11521 , H01L27/11534 , H01L29/423
Abstract: 本发明公开了一种形成半导体设备的方法，所述方法以具有硅、在所述硅上的第一绝缘层和在所述第一绝缘层上的硅层的衬底开始。仅从第二衬底区域移除所述硅层和所述绝缘层。在所述衬底第一区域中的所述硅层上方和在所述第二衬底区域中的所述硅上方形成第二绝缘层。在所述第一衬底区域中形成第一多个沟槽，每个沟槽延伸穿过所有的层并且延伸到所述硅中。在所述第二衬底区域中形成第二多个沟槽，每个沟槽延伸穿过所述第二绝缘层并且延伸到所述硅中。在所述第一沟槽和所述第二沟槽中形成绝缘材料。在所述第一衬底区域中形成逻辑设备，并且在所述第二衬底区域中形成存储器单元。
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公开(公告)号：CN108886094A
公开(公告)日：2018-11-23
申请号：CN201780014845.8
申请日：2017-02-10
CPC classification number: G11C13/0007 , G11C13/0064 , G11C13/0069 , G11C2013/009 , G11C2013/0092 , H01L45/04 , H01L45/08 , H01L45/1233 , H01L45/145 , H01L45/146 , H01L45/16
Abstract: 本发明提供了一种存储器设备和方法，所述存储器设备包括：金属氧化物材料，所述金属氧化物材料被设置在第一导电电极和第二导电电极之间并与它们电接触，以及电压源，所述电压源被配置成跨所述第一电极和所述第二电极施加在时间上间隔开的多个电压脉冲。对于所述电压脉冲中的每一个，所述电压的振幅在所述电压脉冲期间增大。
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公开(公告)号：CN107004681A
公开(公告)日：2017-08-01
申请号：CN201580061556.4
申请日：2015-11-10
Applicant: 硅存储技术公司
IPC: H01L27/115 , H01L29/423 , H01L29/788
CPC classification number: H01L27/11526 , G11C16/0408 , G11C16/14 , G11C16/26 , H01L27/11519 , H01L27/11521 , H01L29/42328 , H01L29/7881
Abstract: 一种存储器装置具有存储器单元对，该存储器单元对均具有单个连续沟道区、沟道区的第一部分和第二部分上方的第一浮栅和第二浮栅、沟道区的介于沟道区的第一部分和第二部分之间的第三部分上方的擦除栅以及在第一浮栅和第二浮栅上方的第一控制栅和第二控制栅。对于存储器单元对中的每一者，第一区电连接到同一有源区中的相邻存储器单元对的第二区，并且第二区电连接到同一有源区中的相邻存储器单元对的第一区。
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公开(公告)号：CN106415851A
公开(公告)日：2017-02-15
申请号：CN201480074513.5
申请日：2014-12-08
Applicant: 硅存储技术公司
IPC: H01L29/788 , H01L29/423 , H01L29/66 , H01L27/115
Abstract: 本发明公开了一种存储器装置及其制造方法，其中在半导体材料衬底中形成沟槽。源极区形成于所述沟槽下方，并且位于所述源极区和漏极区之间的沟道区包括基本上沿所述沟槽的侧壁延伸的第一部分和基本上沿所述衬底的表面延伸的第二部分。浮栅设置在所述沟槽中，并且与所述沟道区第一部分绝缘以便控制其导电性。所述控制栅设置在所述沟道区第二部分上方并且与其绝缘，以便控制其导电性。所述擦除栅至少部分地设置在所述浮栅上方并且与其绝缘。所述一对浮栅之间的所述沟槽的任何部分不含导电元件，除了所述擦除栅的下部部分之外。
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