-
公开(公告)号：CN119234319A
公开(公告)日：2024-12-31
申请号：CN202380041579.3
申请日：2023-03-14
Applicant: 国际商业机器公司
IPC: H01L29/786 , H01L29/06 , H01L21/8234 , H01L29/417 , H01L29/423
Abstract: 与第一晶体管相邻的第一源漏区、与第二晶体管相邻的第二源漏区、在第一源漏区上方的上源漏接触、在第二源漏区下方的底部源漏接触，底部源漏接触和上源漏接触在相对两侧上，底部源漏接触的水平表面与围绕第二源漏区的介电侧间隔体的水平表面相邻。在实施例中，底部源漏接触围绕源漏区的垂直侧。一种方法，包括形成第一和第二纳米片堆叠，形成与第一纳米片堆叠相邻的第一源漏区的顶部源漏接触，形成与第二纳米片堆叠相邻的第二源漏区的下水平表面的底部源漏接触。
-
公开(公告)号：CN118476022A
公开(公告)日：2024-08-09
申请号：CN202280086119.8
申请日：2022-11-22
Applicant: 国际商业机器公司
IPC: H01L23/528
Abstract: 一种装置包括第一互连结构、第二互连结构、包括第一晶体管的第一单元、包括第二晶体管的第二单元、将第一晶体管的源极/漏极元件连接到第一互连结构的第一接触、以及将第二晶体管的源极/漏极元件连接到第二互连结构的第二接触。第一单元被设置为与第二单元相邻，第一晶体管被设置为与第二晶体管相邻。第一和第二单元设置在第一和第二互连结构之间。
-
公开(公告)号：CN116964736A
公开(公告)日：2023-10-27
申请号：CN202180083332.9
申请日：2021-11-11
Applicant: 国际商业机器公司
IPC: H01L23/522
Abstract: 自对准顶部过孔本发明的实施例包括一种用于制造半导体器件的方法和所得结构。在衬里上图案化芯轴，其中衬里位于半导体衬底上。在芯轴的侧壁上形成隔离物。在衬里的暴露表面上并且在隔离物之间的多个间隙内形成电介质材料线。去除芯轴。从隔离物之间的多个间隙中的至少一个间隙内去除电介质材料线中的至少一个电介质材料线。在每个间隙内形成导电金属。导电金属被图案化以形成金属互连线和过孔。去除多个隔离物和剩余的电介质材料线。
-
公开(公告)号：CN119301753A
公开(公告)日：2025-01-10
申请号：CN202380043739.8
申请日：2023-06-29
Applicant: 国际商业机器公司
IPC: H01L21/768 , H10D84/03 , H10D64/27 , H01L23/48 , H01L23/485 , H01L23/528
Abstract: 一种半导体阵列结构包括：衬底；多个场效应晶体管FET，其被布置成行并且位于所述衬底上，每个FET包括第一源极‑漏极区、第二源极‑漏极区、联接所述源极‑漏极区的至少一个通道、以及与所述至少一个通道相邻的栅极。多个前侧信号线在所述FET的前侧上；多个背侧功率轨在所述FET的背侧上；多个背侧信号导线位于背侧上。前侧信号连接从所述前侧信号导线延伸到所述第一源极‑漏极区；功率连接从所述背侧功率轨延伸到所述第二源极‑漏极区；并且背侧栅极触点连接从背侧信号导线延伸到栅极。背侧栅极触点连接各自具有大于栅极长度的底部尺寸。
-
公开(公告)号：CN118103971A
公开(公告)日：2024-05-28
申请号：CN202280068357.6
申请日：2022-10-28
Applicant: 国际商业机器公司
IPC: H01L21/74 , H01L23/528 , H01L21/768 , H01L21/8238 , H01L27/092 , H01L29/66
Abstract: 本文中的实施例包括具有连接到第一场效应晶体管(FET)区域的第一源极/漏极(S/D)、连接到第二FET区域的第二S/D和埋入式电源轨(BPR)区域的半导体结构。BPR区域可以包括BPR、内衬在BPR区域的第一横向侧的第一电介质衬垫和内衬在第二横向侧的第二电介质衬垫。第一电介质衬垫将BPR与第一FET区域和第一S/D隔离，并且第二电介质衬垫将BPR与第二FET区域隔离。实施例还可以包括通过BPR区域的第二横向侧电连接第二S/D和BPR的触点。衬垫使得BPR能够在栅极和S/D形成之后形成，从而BPR在栅极和S/D的退火工艺期间不引起问题。
-
Patent Agency Ranking
公开(公告)号：CN118749129A
公开(公告)日：2024-10-08
申请号：CN202380023197.8
申请日：2023-01-18
Applicant: 国际商业机器公司
IPC: H01L21/768 , H01L23/528
Abstract: 提供了一种半导体器件。所述半导体器件包括包含多个源极/漏极外延的晶体管。所述半导体器件还包括所述晶体管下方的至少一个背侧功率轨。所述半导体器件还包括位于多个源极/漏极外延和至少一个功率轨之间的背侧层间电介质(ILD)。所述半导体器件还包括将第一源极/漏极外延连接到所述至少一个背侧功率轨的第一背侧接触。所述半导体器件还包括形成在其它源极/漏极外延下面的一个或多个接触占位物。
-
公开(公告)号：CN110610864B
公开(公告)日：2024-07-30
申请号：CN201910495345.1
申请日：2019-06-10
IPC: H01L21/336 , H01L29/78
Abstract: 提供了形成垂直场效应晶体管(VFET)器件的方法。所述方法可以包括：形成从衬底的上表面沿竖直方向突出的沟道区；在所述沟道区的侧面上形成栅极绝缘体层；在形成所述栅极绝缘体层之后，在所述沟道区上形成顶部源极/漏极；以及在所述栅极绝缘体层上形成栅电极。
-
公开(公告)号：CN119318217A
公开(公告)日：2025-01-14
申请号：CN202380042137.0
申请日：2023-04-27
Applicant: 国际商业机器公司
IPC: H10D30/43 , H10D62/10 , H01L21/768 , H01L21/283 , B82Y10/00 , H01L23/528 , H10D64/23 , H10D64/27 , H10D30/01
Abstract: 第一源极漏极区(254)和第二源极漏极区(254)，连接到第一源极漏极区的上部源极漏极接触部(266)，连接到第二源极漏极区的底部源极漏极接触部(282)，电介质间隔件(280)围绕底部源极漏极接触部的相对的垂直侧表面并且与底部隔离区的垂直侧表面和下水平表面重叠。底部源极漏极接触部(282)的宽度宽于第二源极漏极(254)的宽度。在第一和第二纳米片堆叠(212,264,234)之间和下方的开口中形成非掺杂的硅缓冲外延(250)，形成接触部至与其相邻的第一源极漏极，去除第一和第二纳米片堆叠之间的第二源极漏极下方的非掺杂的硅缓冲外延，形成底部接触部，底部接触部的宽度宽于第二源极漏极的宽度。
-
公开(公告)号：CN118435354A
公开(公告)日：2024-08-02
申请号：CN202280084926.6
申请日：2022-10-25
Applicant: 国际商业机器公司
IPC: H01L29/40
Abstract: 一种半导体结构包括场效应晶体管(FET)，该场效应晶体管包括第一源极‑漏极区、第二源极‑漏极区、在第一源极‑漏极区和第二源极‑漏极区之间的栅极、以及在栅极下方并且在第一源极‑漏极区和第二源极‑漏极区之间的沟道区。还包括在场效应晶体管的正面上的正面布线网络，其具有多个正面布线；正面导电路径，其将所述正面布线中的一个与所述第一源极‑漏极区电互连；背面电源轨，在所述FET的背面上；以及背面接触部，将所述背面电源轨与所述第二源极‑漏极区电互连。电介质衬垫和背面电介质填充物在栅极的背面上与背面接触部相邻，并且它们在交叉栅极方向上电限制背面接触部。
-
公开(公告)号：CN117795659A
公开(公告)日：2024-03-29
申请号：CN202280054625.9
申请日：2022-09-27
Applicant: 国际商业机器公司
IPC: H01L21/768 , H01L23/528 , H01L29/786
Abstract: 集成芯片和形成集成芯片的方法，包括在衬底之上形成层堆叠，该层堆叠包括在第一牺牲层之上的器件堆叠。用第一蚀刻停止层替换第一牺牲层。移除衬底，暴露层堆叠的衬底侧。蚀刻层堆叠的衬底侧以形成沟槽，沟槽停止在第一蚀刻停止层上。在沟槽中形成导电线。
-
-
-
-
-
-
-
-
-
Search Results
14
records
(took 0.019 seconds)
