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公开(公告)号：CN119234319A
公开(公告)日：2024-12-31
申请号：CN202380041579.3
申请日：2023-03-14
Applicant: 国际商业机器公司
IPC: H01L29/786 , H01L29/06 , H01L21/8234 , H01L29/417 , H01L29/423
Abstract: 与第一晶体管相邻的第一源漏区、与第二晶体管相邻的第二源漏区、在第一源漏区上方的上源漏接触、在第二源漏区下方的底部源漏接触，底部源漏接触和上源漏接触在相对两侧上，底部源漏接触的水平表面与围绕第二源漏区的介电侧间隔体的水平表面相邻。在实施例中，底部源漏接触围绕源漏区的垂直侧。一种方法，包括形成第一和第二纳米片堆叠，形成与第一纳米片堆叠相邻的第一源漏区的顶部源漏接触，形成与第二纳米片堆叠相邻的第二源漏区的下水平表面的底部源漏接触。
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公开(公告)号：CN117203753A
公开(公告)日：2023-12-08
申请号：CN202280030160.3
申请日：2022-05-04
Applicant: 国际商业机器公司
IPC: H01L21/8234
Abstract: 一种设备(102)，包括：衬底、位于该衬底上的第一纳米片器件(D3)、以及位于该衬底上的第二纳米片器件(D4)，其中，该第二纳米片器件与该第一纳米片器件相邻。位于该第一纳米片器件上的至少一个第一栅极(145)，其中该至少一个第一栅极具有第一宽度。位于该第二纳米片器件上的至少一个第二栅极(160)，其中该至少一个第二栅极具有第二宽度，其中该第一宽度和该第二宽度是基本上相同的。位于该第一纳米片器件与该第二纳米片器件之间的扩散断裂(150)，其中该扩散断裂防止该第一纳米片器件接触该第二纳米片器件，其中该扩散断裂具有第三宽度，其中该第三宽度大于该第一宽度和该第二宽度。
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公开(公告)号：CN119923966A
公开(公告)日：2025-05-02
申请号：CN202380064411.4
申请日：2023-09-01
Applicant: 国际商业机器公司
Abstract: 一种半导体器件，例如集成电路、微处理器、晶片等，包括在相同区域类型(例如p型区域或n型区域等)内的第一栅极全环绕场效应晶体管(GAA FET)(303)和第二GAA FET(313,323,333)，其中在相同区域内具有相对异质的沟道。第一GAA FET包括第一沟道材料的多个第一沟道(例如，SiGex包覆的沟道)(482,486,490)。第二GAA FET包括第二沟道材料的多个第二沟道(例如，SiGey包覆的沟道、Si沟道等)(382,386,390)。GAA FET可以具有不同的沟道结构，例如相对不同的沟道长度。异质沟道可以通过允许调整或调节在相似区域类型中在不同位置或当用于不同应用中时的GAA FET的沟道迁移率的能力来提供改进的GAA FET器件性能。
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公开(公告)号：CN119631588A
公开(公告)日：2025-03-14
申请号：CN202380056866.1
申请日：2023-07-31
Applicant: 国际商业机器公司
IPC: H10B63/00
Abstract: 提供一种具有3D交叉点架构和两倍单元密度的非易失性存储器，其中垂直堆叠的字线与衬底共面(即，平行)延伸，且位线垂直于垂直堆叠的字线延伸。垂直堆叠的字线位于图案化的介电材料堆叠中，该图案化的介电材料堆叠包括交替的第一介电材料层和凹陷的第二介电材料层。第一介电材料层垂直地分离字线的每个垂直堆叠内的每个字线，并且凹陷的第二介电材料层横向地邻近字线定位。介电开关材料层位于每一字线‑位线组合之间。一些位线位于介电材料堆叠中，且一些位线位于层间介电材料层中。
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公开(公告)号：CN119999353A
公开(公告)日：2025-05-13
申请号：CN202380069195.2
申请日：2023-07-18
Applicant: 国际商业机器公司
IPC: H10D62/10
Abstract: 一种存储器装置，包括衬底及形成于该衬底上的垂直堆叠铁电电容器。当施加恒定电压时，第一铁电电容器具有与第二铁电电容器不同的电容输出。第一电极和第二电极与垂直堆叠的铁电电容器电接触。在一些实例中，第一铁电电容器中的第一电容器板和第二铁电电容器中的第二电容器板具有不同的厚度。不同的厚度允许每个电容器的电容输出产生不同的电场输出。因此，可基于对输出有贡献的每一电容器的不同阈值电压电平来产生不同输出信号的组合。
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Patent Agency Ranking
公开(公告)号：CN115336126B
公开(公告)日：2024-12-20
申请号：CN202180021003.1
申请日：2021-01-28
Applicant: 国际商业机器公司
Abstract: 一种用于生产包括与半导体激光器串联集成的双稳态电阻系统(BRS)的增强激光器(ATLAS)的器件和方法。通过利用BRS的突变电阻开关，激光器表现出低于激光阈值的自发发射(SE)的减少/抑制。激光器系统包括半导体激光器以及作为可逆开关操作的BRS。BRS在高阻态下操作，其中半导体激光器低于激光阈值并且以减少的自发发射机制发射，以及在低阻态下操作，其中半导体激光器高于或等于激光阈值并且以受激发射机制发射。作为可逆开关操作的BRS跨两个独立芯片或在单个晶片上串联电连接。BRS是使用绝缘体‑金属转变(IMT)材料形成的或者是使用阈值开关选择器(TSS)形成的。
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公开(公告)号：CN117941054A
公开(公告)日：2024-04-26
申请号：CN202280061659.0
申请日：2022-09-07
Applicant: 国际商业机器公司
IPC: H01L21/768 , H01L29/08
Abstract: 一种半导体结构包括场效应晶体管(FET)，所述FET具有源极/漏极(36)、与所述源极/漏极(36)接触的接触件(40)和包括导电材料的掩埋电源轨(60)，其中所述掩埋电源轨(60)与所述接触件(40)接触，其中所述掩埋电源轨的最靠近所述接触件(40)的第一部分具有第一厚度，并且其中所述掩埋电源轨(60)的第二部分具有第二厚度，使得所述第一厚度小于所述第二厚度。
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公开(公告)号：CN119654984A
公开(公告)日：2025-03-18
申请号：CN202380056877.X
申请日：2023-06-19
Applicant: 国际商业机器公司
Abstract: 一种微电子结构，包括：第一堆叠器件结构，包括第一上部器件和第一下部器件；第二堆叠器件结构，包括第二上部器件和第二下部器件；以及隔离柱结构(236)，位于第一和第二堆叠器件结构之间。该隔离柱结构具有接触第一和第二上部器件的上部区段以及接触第一和第二下部器件的下部区段。隔离柱结构的上部区段具有第一宽度，并且隔离柱结构的下部区段具有不同于第一宽度的第二宽度。
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公开(公告)号：CN119318217A
公开(公告)日：2025-01-14
申请号：CN202380042137.0
申请日：2023-04-27
Applicant: 国际商业机器公司
IPC: H10D30/43 , H10D62/10 , H01L21/768 , H01L21/283 , B82Y10/00 , H01L23/528 , H10D64/23 , H10D64/27 , H10D30/01
Abstract: 第一源极漏极区(254)和第二源极漏极区(254)，连接到第一源极漏极区的上部源极漏极接触部(266)，连接到第二源极漏极区的底部源极漏极接触部(282)，电介质间隔件(280)围绕底部源极漏极接触部的相对的垂直侧表面并且与底部隔离区的垂直侧表面和下水平表面重叠。底部源极漏极接触部(282)的宽度宽于第二源极漏极(254)的宽度。在第一和第二纳米片堆叠(212,264,234)之间和下方的开口中形成非掺杂的硅缓冲外延(250)，形成接触部至与其相邻的第一源极漏极，去除第一和第二纳米片堆叠之间的第二源极漏极下方的非掺杂的硅缓冲外延，形成底部接触部，底部接触部的宽度宽于第二源极漏极的宽度。
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