公开(公告)号：CN117795659A

公开(公告)日：2024-03-29

申请号：CN202280054625.9

申请日：2022-09-27

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  S·西埃格 ,  S·戈什 ,  崔起植 ,  R·克里希南 ,  A·雷茨尼采克

IPC: H01L21/768 ,  H01L23/528 ,  H01L29/786

Abstract: 集成芯片和形成集成芯片的方法，包括在衬底之上形成层堆叠，该层堆叠包括在第一牺牲层之上的器件堆叠。用第一蚀刻停止层替换第一牺牲层。移除衬底，暴露层堆叠的衬底侧。蚀刻层堆叠的衬底侧以形成沟槽，沟槽停止在第一蚀刻停止层上。在沟槽中形成导电线。

公开(公告)号：CN114175211B

公开(公告)日：2025-05-20

申请号：CN202080049131.2

申请日：2020-07-03

Applicant: 国际商业机器公司

Inventor： S·西埃格 ,  D·J·德切尼 ,  E·米勒

IPC: H01L21/02

Abstract: 一种形成半导体结构的方法，包括在衬底之上形成包括牺牲材料和沟道材料的交替层的纳米片叠置体，沟道材料层为一个或多个纳米片场效应晶体管提供纳米片沟道。该方法还包括：在该纳米片叠层之上形成硬掩模叠置体；以及在该硬掩模叠置体之上形成图案化层。该方法进一步包括在该图案化层上方图案化光刻掩模，该光刻掩模限定(i)一个或多个第一区域，该一个或多个第一区域用于在该纳米片叠置体和该衬底中直接印刷具有第一宽度的一个或多个鳍状物；以及(ii)一个或多个第二区域，该一个或多个第二区域用于使用自对准双重图案化来设置在该纳米片叠置体和该衬底中的具有第二宽度的两个或更多个鳍状物之间的间隔。第二宽度小于第一宽度。

公开(公告)号：CN114175211A

公开(公告)日：2022-03-11

申请号：CN202080049131.2

申请日：2020-07-03

Applicant: 国际商业机器公司

Inventor： S·西埃格 ,  D·J·德切尼 ,  E·米勒

IPC: H01L21/02

Abstract: 一种形成半导体结构的方法，包括在衬底之上形成包括牺牲材料和沟道材料的交替层的纳米片叠置体，沟道材料层为一个或多个纳米片场效应晶体管提供纳米片沟道。该方法还包括：在该纳米片叠层之上形成硬掩模叠置体；以及在该硬掩模叠置体之上形成图案化层。该方法进一步包括在该图案化层上方图案化光刻掩模，该光刻掩模限定(i)一个或多个第一区域，该一个或多个第一区域用于在该纳米片叠置体和该衬底中直接印刷具有第一宽度的一个或多个鳍状物；以及(ii)一个或多个第二区域，该一个或多个第二区域用于使用自对准双重图案化来设置在该纳米片叠置体和该衬底中的具有第二宽度的两个或更多个鳍状物之间的间隔。第二宽度小于第一宽度。