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公开(公告)号：CN119732204A
公开(公告)日：2025-03-28
申请号：CN202380061822.8
申请日：2023-08-02
Applicant: 国际商业机器公司
IPC: H10D64/27 , H10D30/01 , H10D30/43 , H10D62/10 , H10D64/00 , H10D84/03 , H10D64/23 , H01L21/28 , H01L23/528 , B82Y10/00 , H01L21/768 , H10D62/17
Abstract: 包绕源极/漏极区的背侧和前侧接触结构提供用于电连接的增加的接触面积，并允许增加的硅化物面积。外延生长的源极/漏极区的侧壁金属化提供了源极/漏极侧壁接触部，其使得能够在半导体器件层的前侧和背侧两者上形成环绕接触部。源极/漏极侧壁接触部之上的前侧和背侧接触部金属化允许器件层的两侧上的环绕接触结构。
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公开(公告)号：CN119654984A
公开(公告)日：2025-03-18
申请号：CN202380056877.X
申请日：2023-06-19
Applicant: 国际商业机器公司
Abstract: 一种微电子结构，包括：第一堆叠器件结构，包括第一上部器件和第一下部器件；第二堆叠器件结构，包括第二上部器件和第二下部器件；以及隔离柱结构(236)，位于第一和第二堆叠器件结构之间。该隔离柱结构具有接触第一和第二上部器件的上部区段以及接触第一和第二下部器件的下部区段。隔离柱结构的上部区段具有第一宽度，并且隔离柱结构的下部区段具有不同于第一宽度的第二宽度。
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公开(公告)号：CN119318217A
公开(公告)日：2025-01-14
申请号：CN202380042137.0
申请日：2023-04-27
Applicant: 国际商业机器公司
IPC: H10D30/43 , H10D62/10 , H01L21/768 , H01L21/283 , B82Y10/00 , H01L23/528 , H10D64/23 , H10D64/27 , H10D30/01
Abstract: 第一源极漏极区(254)和第二源极漏极区(254)，连接到第一源极漏极区的上部源极漏极接触部(266)，连接到第二源极漏极区的底部源极漏极接触部(282)，电介质间隔件(280)围绕底部源极漏极接触部的相对的垂直侧表面并且与底部隔离区的垂直侧表面和下水平表面重叠。底部源极漏极接触部(282)的宽度宽于第二源极漏极(254)的宽度。在第一和第二纳米片堆叠(212,264,234)之间和下方的开口中形成非掺杂的硅缓冲外延(250)，形成接触部至与其相邻的第一源极漏极，去除第一和第二纳米片堆叠之间的第二源极漏极下方的非掺杂的硅缓冲外延，形成底部接触部，底部接触部的宽度宽于第二源极漏极的宽度。
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公开(公告)号：CN119234319A
公开(公告)日：2024-12-31
申请号：CN202380041579.3
申请日：2023-03-14
Applicant: 国际商业机器公司
IPC: H01L29/786 , H01L29/06 , H01L21/8234 , H01L29/417 , H01L29/423
Abstract: 与第一晶体管相邻的第一源漏区、与第二晶体管相邻的第二源漏区、在第一源漏区上方的上源漏接触、在第二源漏区下方的底部源漏接触，底部源漏接触和上源漏接触在相对两侧上，底部源漏接触的水平表面与围绕第二源漏区的介电侧间隔体的水平表面相邻。在实施例中，底部源漏接触围绕源漏区的垂直侧。一种方法，包括形成第一和第二纳米片堆叠，形成与第一纳米片堆叠相邻的第一源漏区的顶部源漏接触，形成与第二纳米片堆叠相邻的第二源漏区的下水平表面的底部源漏接触。
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Patent Agency Ranking
公开(公告)号：CN119999353A
公开(公告)日：2025-05-13
申请号：CN202380069195.2
申请日：2023-07-18
Applicant: 国际商业机器公司
IPC: H10D62/10
Abstract: 一种存储器装置，包括衬底及形成于该衬底上的垂直堆叠铁电电容器。当施加恒定电压时，第一铁电电容器具有与第二铁电电容器不同的电容输出。第一电极和第二电极与垂直堆叠的铁电电容器电接触。在一些实例中，第一铁电电容器中的第一电容器板和第二铁电电容器中的第二电容器板具有不同的厚度。不同的厚度允许每个电容器的电容输出产生不同的电场输出。因此，可基于对输出有贡献的每一电容器的不同阈值电压电平来产生不同输出信号的组合。
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公开(公告)号：CN119896066A
公开(公告)日：2025-04-25
申请号：CN202380066048.X
申请日：2023-07-24
Applicant: 国际商业机器公司
Abstract: 半导体包括第一GAA FET（303）和第二GAA FET（305）。第二GAA FET在其栅极结构内包括第一栅极电介质（391）和第二栅极电介质（472）。第一GAA FET在其栅极结构内仅包括第一栅极电介质。第一GAA FET的栅极电介质结构提供相对于第二GAA FET的有效栅极电介质结构的标称或较小的有效栅极电介质或栅极电介质电阻。第一GAA FET还包括在其栅极结构内的第一栅极导体（392），并且第二GAA FET还包括在其栅极结构内的第一栅极导体和第二栅极导体（395）。第一栅极导体和第二栅极导体被第二栅极电介质隔开。
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公开(公告)号：CN119836856A
公开(公告)日：2025-04-15
申请号：CN202380065859.8
申请日：2023-08-25
Applicant: 国际商业机器公司
Abstract: 纳米片二极管包括书挡结构和中心结构。书挡包括被掺杂为二极管的阳极和阴极中的一个的第一半导体，并且包括左块、右块和水平连接左块和右块的间隔开的纳米片的第一堆叠。中心结构包括被掺杂为二极管的阳极和阴极中的另一个的第二半导体，并且包括前块、后块和纳米片的第二堆叠，所述纳米片的第二堆叠交叉地交错到间隔开的纳米片的第一堆叠之间的空间中并且水平地连接前块和后块。书挡结构直接接触中心结构的纳米片的第二堆叠的顶部表面、底部表面和端部表面。
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公开(公告)号：CN118901101A
公开(公告)日：2024-11-05
申请号：CN202380028735.2
申请日：2023-03-07
Applicant: 国际商业机器公司
Abstract: 公开了一种系统的实施例。该系统包括半导体结构。半导体结构包括晶片、多个晶体管和设置在晶片背面上的磁阻随机存取存储器(MRAM)单元。晶体管设置在晶片的前端线(FEOL)上。MRAM单元通过设置在晶片背面上的触点连接到晶体管的源极‑漏极。晶体管通过至少一个触点与MRAM单元直接电接触。
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公开(公告)号：CN119817187A
公开(公告)日：2025-04-11
申请号：CN202380059958.5
申请日：2023-08-15
Applicant: 国际商业机器公司
Abstract: 提供了一种铁电随机存取存储器(FeRAM)单元(10)。该FeRAM单元(10)包括在底部源极/漏极区域与顶部源极/漏极区域(630)之间的垂直通道(310)；围绕垂直通道(310)的栅极氧化(320)；以及围绕栅极氧化(320)的铁电层(400)，其中该铁电层(400)在底部源极/漏极区域与顶部源极/漏极区域(630)之间具有不同水平厚度的两个或两个以上区段。还提供了一种制造FeRAM单元(10)的方法。
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