公开(公告)号：CN109427899B

公开(公告)日：2022-06-28

申请号：CN201711340793.1

申请日：2017-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林群雄 ,  张家豪 ,  王志豪 ,  连万益 ,  周智超 ,  王培宇

IPC: H01L29/78 ,  H01L21/336

Abstract: 一种用于制造半导体器件的方法，在沟道层和隔离绝缘层上方形成栅极结构。在栅极结构的侧面上形成第一侧壁间隔件层。牺牲层形成为使得从牺牲层暴露具有第一侧壁间隔物件层的栅极结构的上部，并且具有第一侧壁间隔件层的栅极结构的底部嵌入到牺牲层中。通过去除第一侧壁间隔件层的至少部分，在栅极结构的底部和牺牲层之间形成间隔。在去除第一侧壁间隔件层之后，通过在栅极结构上方形成第二侧壁间隔件层，在栅极结构的底部和牺牲层之间形成气隙。本发明的实施例还涉及半导体器件。

公开(公告)号：CN105280698B

公开(公告)日：2019-09-13

申请号：CN201410507489.1

申请日：2014-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  廖忠志 ,  连万益 ,  游家权 ,  邱奕勋 ,  蔡庆威 ,  吴伟豪

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供了垂直器件结构。本发明涉及具有在源极区和漏极区之间延伸的矩形垂直沟道条的垂直晶体管器件及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。具有一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，具有四条边的形状，具有不同长度的相邻边和四个直角)。栅极区位于源极区上方并且位于邻接垂直沟道条的位置处，漏极区设置在栅极区和垂直沟道条上方。垂直沟道条的矩形形状提供了具有更好性能和单元区域密度的垂直器件。

公开(公告)号：CN106328539B

公开(公告)日：2019-08-23

申请号：CN201610124431.8

申请日：2016-03-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  蔡庆威 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  连万益 ,  梁英強

IPC: H01L21/336 ,  H01L29/08 ,  H01L29/10 ,  H01L29/78

Abstract: 本发明描述了一种半导体器件制造的方法，该方法包括形成从衬底延伸以及具有源极/漏极区和沟道区的鳍。鳍包括具有第一组分的第一外延层和位于第一外延层上的第二外延层，第二外延层具有第二组分。从鳍的源极/漏极区去除第二外延层以形成间隙。用介电材料填充间隙。另一外延材料形成在第一外延层的至少两个表面上以形成源极/漏极部件。本发明还提供了一种多栅极半导体器件。

公开(公告)号：CN105990431B

公开(公告)日：2019-04-12

申请号：CN201510093042.9

申请日：2015-03-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张家豪 ,  谢明山 ,  陈振隆 ,  连万益 ,  王志豪

IPC: H01L29/78 ,  H01L23/488 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

Abstract: 本发明提供了晶体管、集成电路和制造集成电路的方法。在各个实施例中，晶体管包括源电极、至少一个半导体沟道、栅电极、漏电极和漏极焊盘。源电极设置在衬底中。半导体沟道基本垂直于源电极延伸。栅电极环绕半导体沟道。漏电极设置在半导体沟道的顶部上。漏极焊盘设置在漏电极上，其中，漏极焊盘包括多个导电层。

公开(公告)号：CN105990431A

公开(公告)日：2016-10-05

申请号：CN201510093042.9

申请日：2015-03-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张家豪 ,  谢明山 ,  陈振隆 ,  连万益 ,  王志豪

IPC: H01L29/78 ,  H01L23/488 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L27/092 ,  H01L21/28518 ,  H01L21/28568 ,  H01L21/76834 ,  H01L21/76885 ,  H01L21/823814 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/485 ,  H01L29/0676 ,  H01L29/41741 ,  H01L29/42356 ,  H01L29/45 ,  H01L29/7827 ,  H01L29/78642 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L23/488 ,  H01L29/66666

Abstract: 本发明提供了晶体管、集成电路和制造集成电路的方法。在各个实施例中，晶体管包括源电极、至少一个半导体沟道、栅电极、漏电极和漏极焊盘。源电极设置在衬底中。半导体沟道基本垂直于源电极延伸。栅电极环绕半导体沟道。漏电极设置在半导体沟道的顶部上。漏极焊盘设置在漏电极上，其中，漏极焊盘包括多个导电层。

公开(公告)号：CN106158579B

公开(公告)日：2019-04-26

申请号：CN201510133497.9

申请日：2015-03-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈竑霖 ,  陈仕承 ,  谢明山 ,  王景祺 ,  连万益 ,  王志豪

IPC: H01L21/02 ,  H01L21/8234 ,  H01L27/088

Abstract: 本发明提供了半导体器件及其制造方法。通过最初形成相互共面的第一掺杂区和第二掺杂区来形成垂直全环栅器件。在第一掺杂区和第二掺杂区上方形成沟道层，并且在沟道层上方形成第三掺杂区。形成第四掺杂区，以使第四掺杂区与第三掺杂区共面，以及图案化第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和沟道层，以形成第一纳米线和第二纳米线，然后，第一纳米线和第二纳米线被用于形成垂直全环栅器件。

公开(公告)号：CN104916620B

公开(公告)日：2018-02-16

申请号：CN201510108632.4

申请日：2015-03-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨岱宜 ,  林天禄 ,  连万益 ,  王志豪 ,  吴俊鹏

IPC: H01L23/538 ,  H01L21/768

CPC classification number: H01L29/66545 ,  H01L21/0214 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/47573 ,  H01L21/76897 ,  H01L29/401 ,  H01L29/4958 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/78

Abstract: 本发明实施例提供了半导体布置及其形成方法。半导体布置包括与第一有源区域的基本平坦的第一顶面相接触的导电接触件，接触件位于均具有基本垂直的外表面的第一对准间隔件和第二对准间隔件之间并且与第一对准间隔件和第二对准间隔件相接触。相比于形成在不具有基本垂直的外表面的对准间隔件之间的接触件，形成在第一对准间隔件和第二对准间隔件之间的接触件具有更期望的接触形状。相比于不是基本平坦的有源区域，第一有源区域的基本平坦的表面表示第一有源区域的基本未损坏的结构。相比于损坏的第一有源区域，基本未损坏的第一有源区域具有与接触件的更大的接触面积和较低的接触电阻。

公开(公告)号：CN106158579A

公开(公告)日：2016-11-23

申请号：CN201510133497.9

申请日：2015-03-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈竑霖 ,  陈仕承 ,  谢明山 ,  王景祺 ,  连万益 ,  王志豪

IPC: H01L21/02 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L27/0924 ,  H01L21/823885 ,  H01L23/544 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0676 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66666 ,  H01L29/66742 ,  H01L29/7827 ,  H01L29/785 ,  H01L29/78642 ,  H01L2029/7858 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了半导体器件及其制造方法。通过最初形成相互共面的第一掺杂区和第二掺杂区来形成垂直全环栅器件。在第一掺杂区和第二掺杂区上方形成沟道层，并且在沟道层上方形成第三掺杂区。形成第四掺杂区，以使第四掺杂区与第三掺杂区共面，以及图案化第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和沟道层，以形成第一纳米线和第二纳米线，然后，第一纳米线和第二纳米线被用于形成垂直全环栅器件。

公开(公告)号：CN106057672A

公开(公告)日：2016-10-26

申请号：CN201610085852.4

申请日：2016-02-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  蔡庆威 ,  王志豪 ,  连万益

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7848 ,  H01L21/02236 ,  H01L21/0228 ,  H01L21/02524 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/02645 ,  H01L21/7624 ,  H01L29/0638 ,  H01L29/1604 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/401 ,  H01L29/51 ,  H01L29/517 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/785

Abstract: 本发明的实施例提供了用于制造半导体器件的方法，包括形成包括阱层、阱层上方设置的氧化物层和氧化物层上方设置的沟道层的鳍结构。形成隔离绝缘层，从而使得鳍结构的沟道层从隔离绝缘层突出，并且氧化物层的一部分或全部嵌入隔离绝缘层中。在鳍结构上方形成栅极结构。通过蚀刻鳍结构的未被栅极结构覆盖的部分形成凹部，从而暴露氧化物层。在暴露的氧化物层中形成凹槽。外延晶种层在氧化物层中的凹槽中。在凹部中和上面形成外延层。外延层和外延晶种层接触。本发明的实施例还提供了一种半导体器件。

公开(公告)号：CN105977144A

公开(公告)日：2016-09-28

申请号：CN201510450604.0

申请日：2015-07-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  蔡庆威 ,  江国诚 ,  廖忠志 ,  连万益

IPC: H01L21/265 ,  H01L29/10 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L27/1211 ,  H01L21/02236 ,  H01L21/02532 ,  H01L21/76264 ,  H01L21/823431 ,  H01L21/845 ,  H01L23/544 ,  H01L29/1037 ,  H01L29/1079 ,  H01L29/1083 ,  H01L29/66795 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L21/26513 ,  H01L29/1041 ,  H01L29/785

Abstract: 一种用于制造具有基本未掺杂的沟道区域的半导体器件的方法，包括：实施至衬底内的离子注入；在衬底上方沉积第一外延层；以及在第一外延层上方沉积第二外延层。在各个实例中，形成从衬底延伸的多个鳍。多个鳍中的每个都包括离子注入的衬底的部分、第一外延层的部分和第二外延层的部分。在一些实施例中，多个鳍中的每个的第二外延层的部分包括未掺杂的沟道区域。在各个实施例中，氧化多个鳍中的每个的第一外延层的部分。本发明实施例涉及FinFET沟道的形成方法及其结构。