公开(公告)号：CN106158579B

公开(公告)日：2019-04-26

申请号：CN201510133497.9

申请日：2015-03-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈竑霖 ,  陈仕承 ,  谢明山 ,  王景祺 ,  连万益 ,  王志豪

IPC: H01L21/02 ,  H01L21/8234 ,  H01L27/088

Abstract: 本发明提供了半导体器件及其制造方法。通过最初形成相互共面的第一掺杂区和第二掺杂区来形成垂直全环栅器件。在第一掺杂区和第二掺杂区上方形成沟道层，并且在沟道层上方形成第三掺杂区。形成第四掺杂区，以使第四掺杂区与第三掺杂区共面，以及图案化第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和沟道层，以形成第一纳米线和第二纳米线，然后，第一纳米线和第二纳米线被用于形成垂直全环栅器件。

公开(公告)号：CN106158579A

公开(公告)日：2016-11-23

申请号：CN201510133497.9

申请日：2015-03-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈竑霖 ,  陈仕承 ,  谢明山 ,  王景祺 ,  连万益 ,  王志豪

IPC: H01L21/02 ,  H01L21/8234 ,  H01L27/088

CPC classification number: H01L27/0924 ,  H01L21/823885 ,  H01L23/544 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0676 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66666 ,  H01L29/66742 ,  H01L29/7827 ,  H01L29/785 ,  H01L29/78642 ,  H01L2029/7858 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了半导体器件及其制造方法。通过最初形成相互共面的第一掺杂区和第二掺杂区来形成垂直全环栅器件。在第一掺杂区和第二掺杂区上方形成沟道层，并且在沟道层上方形成第三掺杂区。形成第四掺杂区，以使第四掺杂区与第三掺杂区共面，以及图案化第一掺杂区、第二掺杂区、第三掺杂区、第四掺杂区和沟道层，以形成第一纳米线和第二纳米线，然后，第一纳米线和第二纳米线被用于形成垂直全环栅器件。