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公开(公告)号：CN113178447B
公开(公告)日：2024-12-27
申请号：CN202110327711.X
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528 , H01L23/48 , H01L21/8238 , H01L21/768 , H01L29/06 , B82Y10/00 , B82Y40/00
Abstract: 在实施例中，器件包括：包括金属化图案的第一互连结构；包括电源轨的第二互连结构；位于该第一互连结构和该第二互连结构之间的器件层，器件层包括第一晶体管，第一晶体管包括外延源极/漏极区；以及延伸穿过器件层的导电通孔，该导电通孔将电源轨连接到金属化图案，且该导电通孔接触外延源极/漏极区。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN112018178B
公开(公告)日：2024-05-07
申请号：CN201911061790.3
申请日：2019-11-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 多栅极半导体器件及其形成方法包括在栅极和邻近的源极/漏极部件之间形成气隙。包括多个硅层的第一鳍元件设置在衬底上，第一栅极结构形成在第一鳍元件的沟道区上方。形成气隙，使得气隙设置在第一栅极结构的部分的侧壁上。外延源极/漏极部件邻接气隙。第一栅极结构的部分也可以设置在多个硅层的第一层和第二层之间。本发明的实施例还涉及制造半导体器件的方法、多栅极半导体器件及其制造方法。
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公开(公告)号：CN110718588B
公开(公告)日：2023-12-26
申请号：CN201811318133.8
申请日：2018-11-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/10
Abstract: 本发明描述了一种用于形成具有可调整性能的全环栅纳米片FET的方法。该方法包括在衬底上设置具有不同宽度的第一垂直结构和第二垂直结构，其中，第一垂直结构和第二垂直结构的顶部包括具有交替的第一纳米片层和第二纳米片层的多层纳米片堆叠件。该方法还包括在第一垂直结构和第二垂直结构的顶部上方设置牺牲栅极结构；在第一垂直结构和第二垂直结构上方沉积隔离层，从而使得隔离层围绕牺牲栅极结构的侧壁；蚀刻牺牲栅极结构以从第一垂直结构和第二垂直结构暴露每个多层纳米片堆叠件；从每个暴露的多层纳米片堆叠件去除第二纳米片层以形成悬置的第一纳米片层；形成金属栅极结构以围绕悬置的第一纳米片层。本发明实施例涉及高性能MOSFET。
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公开(公告)号：CN115249716A
公开(公告)日：2022-10-28
申请号：CN202210724891.X
申请日：2022-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118 , H01L23/528 , H01L21/8238
Abstract: 提供了有助于从器件的背侧实施物理故障分析(PFA)测试的半导体器件和方法。在至少一个实例中，提供了包括半导体器件层的器件，半导体器件层包括多个扩散区域。第一互连结构设置在半导体器件层的第一侧上，并且第一互连结构包括至少一个电接触件。第二互连结构设置在半导体器件层的第二侧上，并且第二互连结构包括多个背侧电源轨。背侧电源轨的每个至少部分与多个扩散区域中的相应扩散区域重叠并且限定暴露相应扩散区域的位于半导体器件层的第二侧处的部分的开口。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN110021664B
公开(公告)日：2022-08-16
申请号：CN201811446592.4
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
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Patent Agency Ranking
公开(公告)号：CN114784000A
公开(公告)日：2022-07-22
申请号：CN202110776630.8
申请日：2021-07-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238 , G06F30/398
Abstract: 一种半导体元件、制造与其设计方法，半导体元件包含基材及位于基材的第一侧上的第一主动区。此半导体元件还包含围绕第一主动区的第一部分的第一栅极结构。此半导体元件还包含位于基材的第二侧上的第二主动区，其中第二侧相对于第一侧。此半导体元件还包含围绕第二主动区的第一部分的第二栅极结构。此半导体元件还包含延伸穿过基材的栅极介层窗，其中栅极介层窗直接连接第一栅极结构，且栅极介层窗直接连接第二栅极结构。
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公开(公告)号：CN114597250A
公开(公告)日：2022-06-07
申请号：CN202210020735.5
申请日：2022-01-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 提供半导体装置结构及其形成方法。半导体装置结构包括基板。半导体装置结构包括第一纳米结构，位于基板上。半导体装置结构包括栅极堆叠，位于基板上且围绕第一纳米结构。半导体装置结构包括第一源极/漏极层，围绕第一纳米结构且邻近栅极堆叠。半导体装置结构包括接触结构，围绕第一源极/漏极层，其中接触结构的第一部分位于第一源极/漏极层与基板之间。
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公开(公告)号：CN113745222A
公开(公告)日：2021-12-03
申请号：CN202110932053.7
申请日：2021-08-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本文公开了多栅极器件及其制造方法。示例性多栅极器件包括设置在第一区域中的第一FET；以及设置在衬底的第二区域中的第二FET。第一FET包括设置在衬底上方的第一沟道层，以及设置在第一沟道层上并且延伸以包裹第一沟道层的每个的第一栅极堆叠件。第二FET包括设置在衬底上方的第二沟道层，以及设置在第二沟道层上并且延伸以包裹第二沟道层的每个的第二栅极堆叠件。第一沟道层的数量大于第二沟道层的数量。第一沟道层的最底部一个位于第二沟道层的最底部一个下方。
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公开(公告)号：CN113658950A
公开(公告)日：2021-11-16
申请号：CN202110105106.8
申请日：2021-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088
Abstract: 本揭示案提供一种半导体装置结构。结构包括第一栅极电极层、第二栅极电极层及设置在第一栅极电极层与第二栅极电极层之间的介电特征。介电特征具有第一表面。结构进一步包括设置在第一栅极电极层上的第一导电层。第一导电层具有第二表面。结构进一步包括设置在第二栅极电极层上的第二导电层。第二导电层具有第三表面，且第一表面、第二表面及第三表面为共平面。结构进一步包括设置在第一导电层上的第三导电层、设置在第二导电层上的第四导电层、以及设置在介电特征的第一表面上的介电层。介电层设置在第三导电层与第四导电层之间。
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公开(公告)号：CN113517281A
公开(公告)日：2021-10-19
申请号：CN202110294664.3
申请日：2021-03-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体结构包括电源轨、位于电源轨上的第一源极/漏极导电部件、连接电源轨与第一源极/漏极导电部件的沟道；位于第一源极/漏极导电部件上的隔离部件，以及位于隔离部件上的第二源极/漏极导电部件，其中第一源极/漏极导电部件和第二源极/漏极导电部件的导电类型相反。本申请的实施例提供了半导体结构及其形成方法。
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