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公开(公告)号：CN119440538A
公开(公告)日：2025-02-14
申请号：CN202411584312.1
申请日：2024-11-07
Applicant: 西安微电子技术研究所
IPC: G06F8/41
Abstract: 本发明公开了一种支持多操作系统的并行编译器编译方法及系统，通过获取并行编译文件，可以充分利用多处理器或多核系统的优势，同时处理多个编译任务，大大缩短编译时间。并行编译能够显著提高大型文件的编译速度，尤其是对于复杂的软件项目，能够加速开发周期，提高开发效率。对主函数节点进行变换并结合并行编译参数生成对应操作系统接口的AST树节点，然后将其插入AST树进行节点变换操作，这使得编译后的文件能够在多个操作系统上运行。这种方法打破了不同操作系统之间的壁垒，开发者无需为每个操作系统单独编写和维护不同版本的代码，降低了开发和维护成本。该方法允许根据不同的并行编译参数进行调整，适应各种编译需求。
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公开(公告)号：CN118860937A
公开(公告)日：2024-10-29
申请号：CN202411007279.6
申请日：2024-07-25
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PCIe系统中串行热插拔控制器的实现方法，分为三个过程，分别为：配置过程、板卡插入过程、板卡移除过程，包括串行热插拔寄存器模块、寄存器控制模块、解析转换模块、I2C控制器模块、信号分析模块、板卡插入模块、板卡拔出模块；配置过程由串行热插拔专用寄存器模块、寄存器控制模块、解析转换模块、I2C控制器模块和信号分析模块实现；板卡插入模块和板卡拔出模块分别实现PCIe板卡的插入和移除。本发明解决了热插拔控制器个数单一、实现困难、应用不灵活的问题，大大节约了板卡热插入和热拔出的时间。
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公开(公告)号：CN118611629A
公开(公告)日：2024-09-06
申请号：CN202410691743.1
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种通用型PWM数字信号发生装置及控制方法，基于时基计数模块TB产生计数状态指示信号后，动作限定模块AQ基于指示信号生成两个通道的基础PWM波形，支持2路PWM输出，死区控制模块DB基于两个通道输出波形产生带死区的信号对，支持双沿对称操作，支持独立的上升下降沿死区延迟控制，斩波控制模块PC基于信号对输出斩波波形，支持高频载波信号的斩波功能。最后结合事件触发模块ET和数字比较模块DC，实现中断事务及PWM信号的统一管理。本发明提出的装置突出模块化和层次化，简单的波形可通过单一模块直接实现，复杂波形可通过对基础波形和标志信号进行合理的组合叠加来实现，能够解决现有技术存在的问题。
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公开(公告)号：CN118335722A
公开(公告)日：2024-07-12
申请号：CN202410369239.X
申请日：2024-03-28
Applicant: 西安微电子技术研究所
IPC: H01L23/552
Abstract: 本发明公开了一种抗辐射加固Guard‑Gate锁存器电路结构，传输门S1连接Delay单元的一端，Delay单元的另一端作为Qd节点分别连接N型场效应晶体管Mn2的栅极和Mp2的栅极；Mn2的漏极和Mp2的漏极连接作为Qn节点连接三态门Sinv的输入，三态门Sinv的输出连接传输门S1和Delay单元形成Q节点；Mn2的源极分别连接Mn1的漏极和受控电流源Is2的一端，Mn1的源极和受控电流源Is2的另一端接地；Mp2的源极分别连接Mp1的漏极和受控电流源Is1的一端，Mp1的源极和受控电流源Is1的另一端连接电源vdd；Mn1的栅极和Mp1的栅极连接Q节点。可有效的提高GG‑Latch结构保持阶段的抗单粒子翻转能力。
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公开(公告)号：CN117973287A
公开(公告)日：2024-05-03
申请号：CN202410223039.3
申请日：2024-02-28
Applicant: 西安微电子技术研究所
IPC: G06F30/34
Abstract: 本发明公开了一种面向安全实时应用MCU的中断控制系统和方法，包括处理器模块CPU、中断控制器模块IRQCTRL、中断集中管理模块IRQ_PREMANGE、系统总线模块SYSTEM_BUS和多个功能模块；当某个功能模块发生irq0中断时，功能模块输出irq0中断请求至中断集中管理模块，中断集中管理模块经过中断优先级判定及状态存储后输出中断请求int0或int1给中断控制器；当某个功能模块发生irq1中断时，irq1直接输出到中断控制器模块；中断控制器模块接收到int0/int1或irq1后，经过优先级判定及状态存储后，通过irqreq/irqack信号与处理器模块进行交互，控制处理器模块进入中断服务程序处理当前中断，处理器模块完成中断处理后，告知中断控制器模块并退出中断服务程序。
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Patent Agency Ranking
公开(公告)号：CN114051107B
公开(公告)日：2023-09-22
申请号：CN202111264687.6
申请日：2021-10-28
Applicant: 西安微电子技术研究所
IPC: H04N25/76
Abstract: 本发明提供一种CMOS图像传感器的双模式精细增益配置装置及方法，可变采样电容阵列输入侧连接采样信号，输出侧连接反馈运算阵列，实现多种倍数的增益补偿，配合可变反馈电容和恒定反馈电容，能够实现1以下倍数的增益补偿，解决了现有增益配置的步进粗和仅支持正向配置的缺陷，实现精细步进增益和正负增益双向调整，根据实际情况增加可变采样电容阵列中开关电容的数量进而能够实现更高倍数的增益补偿，提高了通用性和精度；本方法，满足高质量成像对光线微弱变化的增益校准需求，提出增益校准算法流程，根据图像输出实际灰度值，通过对比本发明中真值表，确定增益校准配置和校准方法，步骤简单，可快速选择需要得可变采样电容阵列，实现增益补偿。
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公开(公告)号：CN113346880B
公开(公告)日：2023-07-11
申请号：CN202110663155.3
申请日：2021-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开基于时钟标定的可调时间三模冗余时钟产生的系统及方法，本发明针对普通时间三模冗余结构中三路时钟间隔受到工艺、电压和温度影响变化大的问题，提出一种利用系统时钟信号标定的可调时间三模冗余时钟产生方法，实现不同应用环境和场景下三模时钟时间间隔的精确设置，缓解工艺、电压和温度对三模时钟间隔时间的影响，可以进一步提高超大规模集成的工作频率和性能。
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公开(公告)号：CN115022421B
公开(公告)日：2023-06-27
申请号：CN202210602929.6
申请日：2022-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明属于传输策略领域，具体涉及一种有线信号传输电路。本发明公开了一种基于正交频分复用的有线信号传输设计方法，适于进行1553B、CAN、RS422/RS485以及快速以太网等多种协议数据的传输，提高了协议处理的效率与兼容性；在OFDM进行逆傅里叶变换前，采用共轭反序数据类型转换消除了傅里叶变换的虚部，提高了基带处理单元的工程可实施性；在接收基带数据时，基于数据同步头识别，并采用能量检测模块和AGC模块，提高了数据接收的可靠性；采用了灵活的加密策略，能够根据系统数据冗余开销和延迟需求，灵活选择加密策略，提高数据传输的安全性；提出了由DAC、PA、PGA、ADC等主要芯片构成的收发单元的基本实现结构，用于支持不同协议总线信号的传输。
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公开(公告)号：CN111953339B
公开(公告)日：2023-06-13
申请号：CN202010838475.3
申请日：2020-08-19
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；所述分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；所述采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间。
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公开(公告)号：CN111510114B
公开(公告)日：2023-02-07
申请号：CN202010426147.2
申请日：2020-05-19
Applicant: 西安微电子技术研究所
IPC: H03K4/501
Abstract: 本发明公开了一种时钟发生器电路，属于时钟发生器领域。本发明的时钟发生器电路，选择器由S和SN两开关控制，用于选择由偏置电压产生电路输出的参考高电平或参考低电平，比较器的两端分别接选择器的输出和锯齿波，参考电平小于锯齿波时，比较器输出高电平，选择器的两开关S＝0，SN＝1，使选择器输出参考高电平REFH，锯齿波电压不断增大，直至参考电平大于锯齿波，比较器翻转，输出低电平；参考电平大于锯齿波时，过程类似，以上翻转一直持续，从而形成振荡，振荡频率可由REFH和REFL的压差或锯齿信号产生模块的产生速率动态调节。
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