公开(公告)号：CN101292345B

公开(公告)日：2011-07-20

申请号：CN200680039243.X

申请日：2006-09-20

Applicant: 国际商业机器公司

Inventor： M·贝尔扬斯基 ,  D·奇达姆巴尔拉奥 ,  L·克莱文杰 ,  K·库玛尔 ,  C·拉登斯

IPC: H01L21/768

CPC classification number: H01L21/76804 ,  H01L29/6659 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及包括倒置源极/漏极金属触点的场效应晶体管(FET)，该金属触点具有位于第一较低电介质层中的较低部分和位于第二较高电介质层中的较高部分。倒置源极/漏极金属触点的较低部分具有比较高部分更大的横截面积。优选地，倒置源极/漏极金属触点的较低部分的横截面积在约0.03μm2-约3.15μm2的范围内，并且这种倒置源极/漏极金属触点与FET的栅电极以在约0.001μm-约5μm范围内的距离相分隔。

公开(公告)号：CN101248529B

公开(公告)日：2010-05-19

申请号：CN200680030712.1

申请日：2006-06-27

Applicant: 国际商业机器公司

Inventor： J·曼德尔曼 ,  程慷果 ,  R·迪瓦卡鲁尼 ,  C·拉登斯 ,  王耕

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/108 ,  H01L27/10829 ,  H01L27/10867 ,  H01L27/1203

Abstract: 一种DRAM存储器单元和用于利用绝缘体上硅(SOI)CMOS技术制作密集(20或18方)布局的工序。具体而言，本发明提供一种与现有SOI CMOS技术兼容的密集且高性能的SRAM单元配置。本领域中已知各种增益单元布局。本发明通过提供利用SOI CMOS制作的密集布局而改进了现有技术。广义上说，存储器单元包括分别设置有栅极、源极和漏极的第一晶体管；分别具有第一栅极、第二栅极、源极和漏极的第二晶体管；以及具有第一端子的电容器；其中，所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。

公开(公告)号：CN100536124C

公开(公告)日：2009-09-02

申请号：CN200510079823.9

申请日：2005-06-29

Applicant: 国际商业机器公司

Inventor： L·A·克莱文杰 ,  T·J·多尔顿 ,  L·C·休 ,  C·E·默里 ,  C·拉登斯 ,  黄洸汉 ,  杨智超

IPC: H01L23/522 ,  H01L21/768 ,  H05K3/46

CPC classification number: H01L21/76802 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76844 ,  H01L21/76847 ,  H01L21/76865 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 本发明提供了一种可以在BEOL中制造的互连结构，该互连结构与上述常规的互连结构相比，在正常芯片操作中表现良好的机械接触，并在各种可靠性测试中不发生故障。本发明的互连结构在位于层间介质层中的过孔底部具有弯折界面。具体地，本发明的互连结构包括：第一介质层，其中嵌有至少一个金属互连；第二介质层，位于所述第一介质层上，其中所述第二介质层具有至少一个开口，所述开口具有上线路区域和下过孔区域，所述下过孔区域包括弯折界面；至少一对衬里，位于所述至少一个开口的至少垂直壁上；以及导电材料，填充所述至少一个开口。

公开(公告)号：CN1161841C

公开(公告)日：2004-08-11

申请号：CN99127484.9

申请日：1999-12-29

Applicant: 因芬尼昂技术北美公司 ,  国际商业机器公司

Inventor： C·拉登斯 ,  J·德布洛瑟 ,  U·格吕宁 ,  J·曼德尔曼

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10864 ,  H01L27/10841 ,  H01L27/10867 ,  H01L27/10876

Abstract: 一种在半导体基片上形成的存储单元，包括一个纵向沟道和一个晶体管，纵向沟道作为存储电容器，沟道中充有多晶硅填充料，晶体管的源极在沟道的侧壁中形成，晶体管的漏极在半导体基片中形成，晶体管的表面与半导体基片的顶部表面共用，晶体管的沟道区包括垂直部分和水平部分以及作为沟道上部分的多晶硅栅。制造工艺使作为存储节点的多晶硅填充部分和作为栅导体的多晶硅填充部分的顶部形成绝缘氧化层。

公开(公告)号：CN1241809A

公开(公告)日：2000-01-19

申请号：CN99104619.6

申请日：1999-03-31

Applicant: 西门子公司 ,  国际商业机器公司

Inventor： U·格鲁恩宁 ,  V·C·贾普拉卡斯 ,  C·拉登斯 ,  G·布隆纳 ,  J·贝恩特纳

IPC: H01L21/70

Abstract: 本发明涉及减小沟槽电容器的掩埋带的厚度和高度变化。通过将沟槽内的多晶硅挖到掩埋带的上部分限定掩埋带的上部获得厚度和高度变化的减小。然后将轴环挖到上表面以下限定掩埋带的底部。淀积多晶硅层作为沟槽侧壁、填充的多晶硅沟槽的上表面、和轴环上面凹槽区域的衬里。然后使用腐蚀从填充的多晶硅沟槽的侧壁和上表面除去过量的多晶硅层,留下填充的轴环上面的凹槽区域形成掩埋的带。在垂直和水平方向内以基本相同的速率腐蚀除去多晶硅。

公开(公告)号：CN203536430U

公开(公告)日：2014-04-09

申请号：CN201320583017.5

申请日：2013-09-16

Applicant: 意法半导体公司 ,  国际商业机器公司

Inventor： J·H·张 ,  L·A·克莱文杰 ,  C·拉登斯 ,  徐移恒 ,  W·克利迈耶 ,  C·戈德堡

IPC: H01L23/538

CPC classification number: H01L23/5384 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76883 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 根据本实用新型的一个方面，提供一种集成电路裸片，包括：半导体衬底；所述半导体衬底中的多个晶体管；位于所述半导体衬底之上的第一金属迹线和第二金属迹线；在所述第一金属迹线和所述第二金属迹线之上的第一金属间电介质层；在所述第一金属间电介质层中的第一孔隙；在所述第一孔隙中的导电材料；以及在所述导电材料中的第二孔隙，所述第二孔隙通过所述导电材料限定彼此隔离的第一导电插塞和第二导电插塞，所述第一导电插塞与所述第一金属迹线电接触，所述第二导电插塞与所述第二金属迹线电接触。

公开(公告)号：CN203503649U

公开(公告)日：2014-03-26

申请号：CN201320510434.7

申请日：2013-08-19

Applicant: 意法半导体公司 ,  国际商业机器公司

Inventor： J·H·张 ,  L·A·克莱文杰 ,  C·拉登斯 ,  徐移恒

IPC: H01L23/535

CPC classification number: H01L21/76816 ,  H01L21/76807 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76838 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53295

Abstract: 本实用新型的一个实施例涉及一种半导体器件，包括：衬底；在所述衬底上的第一金属轨道；在所述衬底和所述第一金属轨道上的第一金属间电介质层；在所述第一金属间电介质层上的第二金属轨道；封装所述第二金属轨道的电介质封装层；在所述第一金属间电介质层和所述电介质封装层上的第二金属间电介质层；以及在所述第一金属间电介质层和所述第二金属间电介质层中的过孔，所述第一金属间电介质层和所述第二金属间电介质层相对于所述电介质封装层选择性地可蚀刻，所述电介质封装层限定所述过孔的宽度。

公开(公告)号：CN203589026U

公开(公告)日：2014-05-07

申请号：CN201320587792.8

申请日：2013-09-17

Applicant: 意法半导体公司 ,  国际商业机器公司

Inventor： J·H·张 ,  L·A·克莱文杰 ,  C·拉登斯 ,  徐移恒

IPC: H01L27/02

CPC classification number: H01L27/0248 ,  H01L21/26586 ,  H01L21/266 ,  H01L27/0255

Abstract: 本实用新型涉及一种用于集成电路的静电放电器件及二极管阵列。一种用于在保护集成电路免受静电放电时使用的结二极管阵列可以被制作为包括各种尺寸的对称和/或不对称结二极管。二极管可以被配置为经由未封装的接触提供低电压和电流放电或者经由封装的接触提供高电压和电流放电。在制作结二极管阵列时使用倾斜注入允许使用单个硬掩模来注入多个离子种类。另外，可以为每个种类选择不同注入倾斜角度以及其它参数(例如注入能量、注入掩模厚度和掩模开口的尺度)以便精制注入区域的形状。如果希望则可以使用相同注入硬掩模在已经形成的二极管之间插入隔离区域。掩埋氧化物层可以用来防止掺杂物向衬底中扩散超出选择的深度。

公开(公告)号：CN203659847U

公开(公告)日：2014-06-18

申请号：CN201320529439.4

申请日：2013-08-26

Applicant: 意法半导体公司 ,  国际商业机器公司

Inventor： J·H·张 ,  L·A·克莱文杰 ,  C·拉登斯 ,  徐移恒

IPC: H01L23/522

CPC classification number: H01L21/76834 ,  H01L21/76831 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本实用新型公开了一种集成电路器件。在集成电路裸片中堆叠的多个金属间电介质层中形成多个金属轨道。在金属轨道周围形成薄保护电介质层。保护电介质层充当用于在金属间电介质层中的金属轨道之间限定接触过孔的硬掩模。