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公开(公告)号：CN119817187A
公开(公告)日：2025-04-11
申请号：CN202380059958.5
申请日：2023-08-15
Applicant: 国际商业机器公司
Abstract: 提供了一种铁电随机存取存储器(FeRAM)单元(10)。该FeRAM单元(10)包括在底部源极/漏极区域与顶部源极/漏极区域(630)之间的垂直通道(310)；围绕垂直通道(310)的栅极氧化(320)；以及围绕栅极氧化(320)的铁电层(400)，其中该铁电层(400)在底部源极/漏极区域与顶部源极/漏极区域(630)之间具有不同水平厚度的两个或两个以上区段。还提供了一种制造FeRAM单元(10)的方法。
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公开(公告)号：CN113498555B
公开(公告)日：2025-03-07
申请号：CN202080016933.3
申请日：2020-02-24
Applicant: 国际商业机器公司
Abstract: 本发明的实施例涉及用于提供新颖的场效应晶体管(FET)架构的技术，该FET架构包括中心鳍状物区和一个或多个垂直堆叠的纳米片。在本发明的非限制性实施例中，在衬底上形成纳米片堆叠。纳米片堆叠可以包括一个或多个第一半导体层和一个或多个第一牺牲层。通过去除一个或多个第一半导体层和一个或多个第一牺牲层的一部分来形成沟槽。所述沟槽暴露所述一个或多个第一牺牲层中的最底部牺牲层的表面。所述沟槽可填充有一或多个第二半导体层和一或多个第二牺牲层，使得所述一或多个第二半导体层中的每一个与所述一或多个第一半导体层中的一个的侧壁接触。
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公开(公告)号：CN117898042A
公开(公告)日：2024-04-16
申请号：CN202280058006.7
申请日：2022-08-24
Applicant: 国际商业机器公司
Abstract: 一种存储器器件，所述存储器器件包括定位在电极(55)上的磁阻随机存取存储器(MRAM)堆叠(50)、与所述电极接触的金属线(60)、以及邻接所述MRAM堆叠的侧壁间隔体(47)。该存储器器件还包括台阶形穿通导体(43)，该台阶形穿通导体具有位于定位在侧壁间隔体与金属线之间的底切区域中的台阶形穿通导体的第一高度部分、以及具有比第一高度部分更大的高度尺寸并邻接侧壁间隔体的外侧壁的第二高度部分。
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公开(公告)号：CN114270514A
公开(公告)日：2022-04-01
申请号：CN202080059566.5
申请日：2020-10-12
Applicant: 国际商业机器公司
IPC: H01L27/105
Abstract: 一种包括垂直电阻式存储器单元的半导体结构及其制造方法。所述方法包括：在晶体管漏极接触件上方形成牺牲层；在所述牺牲层上方形成第一电介质层；形成穿过所述第一电介质层的单元接触孔；形成穿过所述第一电介质层的接入接触孔并暴露所述牺牲层；去除所述牺牲层由此形成连接所述单元接触孔的底部开口和所述接入接触孔的底部开口的腔体；在所述单元接触孔中通过原子层沉积形成包括接缝的第二电介质层；在所述空腔内形成底部电极，并且所述底部电极与所述漏极接触件、所述第二电介质层和所述接缝接触；以及在所述第一电介质层之上形成顶部电极，并且所述顶部电极与所述第二电介质层和所述接缝接触。
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Patent Agency Ranking
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公开(公告)号：CN106024887B
公开(公告)日：2019-08-09
申请号：CN201610176485.9
申请日：2016-03-24
Applicant: 国际商业机器公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请的各实施例涉及半导体器件及其形成方法。本发明的实施例包括一种用于制作纳米带晶体管器件的方法和所得结构。提供了一种纳米带晶体管器件，该纳米带晶体管器件包括衬底、纳米带沟道、在纳米带沟道的中心中的芯区域、在纳米带沟道周围形成的栅极、在栅极的每个侧壁上形成的间隔物以及与每个间隔物相邻外延地形成的源极和漏极区域。有选择地蚀刻在纳米带沟道的中心中的芯区域。在纳米带沟道的暴露的部分上沉积电介质材料。在纳米带沟道的芯内的电介质材料上和与纳米带晶体管器件相邻地在衬底上形成反向偏置控制区域。在反向偏置控制区域中形成金属触点。
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公开(公告)号：CN105518849B
公开(公告)日：2019-02-01
申请号：CN201480047361.X
申请日：2014-08-20
Applicant: 国际商业机器公司
IPC: H01L21/8238
Abstract: 一种形成晶体管的硅化物接触的方法包括形成晶体管的第一集合的外延源极/漏极区域的第一集合；在外延源极/漏极区域的第一集合的顶部上形成牺牲外延层；形成晶体管的第二集合的外延源极/漏极区域的第二集合；在硅化工艺中将外延源极/漏极区域的第二集合的顶部部分转换为金属硅化物并且将牺牲外延层转换为牺牲硅化物层，其中在牺牲外延层下方的外延源极/漏极区域的第一集合并未受硅化工艺影响；选择性地移除牺牲硅化物层；以及将外延源极/漏极区域的第一集合的顶部部分转换为另一金属硅化物。
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公开(公告)号：CN104081506B
公开(公告)日：2017-11-03
申请号：CN201380005894.7
申请日：2013-01-14
Applicant: 国际商业机器公司
Inventor： 程慷果 , B·B·桃瑞丝 , A·克哈基弗尔鲁茨 , 小道格拉斯·C·拉图利佩
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/78603 , H01L29/0847 , H01L29/4908 , H01L29/495 , H01L29/517 , H01L29/518 , H01L29/6653 , H01L29/66545 , H01L29/66628 , H01L29/772 , H01L29/785 , H01L29/78654
Abstract: 一种器件包括绝缘体上半导体(SOI)衬底(110)。SOI衬底(110)上的栅极叠层包括栅极电介质层(185)和栅极导体层(190)。低k间隔物(175)邻近于栅极电介质层(185)。凸起源极/漏极(RSD)区域(160)邻近于低k间隔物(175)。低k间隔物(175)嵌入RSD区域(160)上的层间电介质(ILD)层(165)中。
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公开(公告)号：CN107210225A
公开(公告)日：2017-09-26
申请号：CN201680005565.6
申请日：2016-01-04
Applicant: 国际商业机器公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种用于制造半导体器件的方法包括：提供绝缘体上应变硅(SSOI)结构，该SSOI结构包括设置在衬底(10)上的电介质层(20)、设置在电介质层(20)上的硅锗层(30)、以及直接设置在硅锗层(30)上的应变半导体材料层(40)；在SSOI结构上形成多个鳍(43、45)；在nFET区域中的至少一个鳍的部分之上形成栅极结构(50)；在pFET区域中的至少一个鳍的部分之上形成栅极结构(60)；去除pFET区域中的至少一个鳍的部分之上的栅极结构(60)；去除通过上述去除而被暴露的硅锗层(30)；以及在pFET区域中的至少一个鳍的部分之上形成新的栅极结构(90)，以使得新的栅极结构(90)在全部四侧包围该部分。
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