公开(公告)号：CN108630699A

公开(公告)日：2018-10-09

申请号：CN201710740700.8

申请日：2017-08-25

Applicant: 东芝存储器株式会社

Inventor： 福岛崇 ,  关根克行 ,  永岛贤史 ,  目黑寿孝

IPC: H01L27/11563 ,  H01L29/792

CPC classification number: H01L27/11556 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76834 ,  H01L23/5329 ,  H01L27/11582

Abstract: 本公开涉及一种半导体装置及其制造方法。本发明的实施方式提供一种能得到选择晶体管的稳定的特性的半导体装置及其制造方法。实施方式的半导体装置具备基底层、层叠体、半导体主体以及电荷蓄积部。所述层叠体设置于所述基底层上。所述层叠体具有：隔着空隙而层叠的多个电极层、在所述多个电极层的层叠方向上层叠的多个选择栅层以及设置于在所述层叠方向上相邻的选择栅层之间的绝缘层。所述半导体主体在所述层叠体内在所述层叠方向上延伸。所述电荷蓄积部设置于所述半导体主体与所述电极层之间。

公开(公告)号：CN107980173A

公开(公告)日：2018-05-01

申请号：CN201680047973.8

申请日：2016-07-26

Applicant: 英特尔公司

Inventor： S·S·S·维古纳塔 ,  G·达马尔拉 ,  J·周

IPC: H01L27/11582 ,  H01L21/768 ,  H01L27/11573 ,  H01L21/3213 ,  H01L27/1157 ,  H01L21/311 ,  G06F3/06

CPC classification number: H01L27/11582 ,  G06F3/0604 ,  G06F3/0659 ,  G06F3/0679 ,  G06F12/00 ,  H01L21/31111 ,  H01L21/32133 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/7682 ,  H01L21/76837 ,  H01L27/1157 ,  H01L27/11573

Abstract: 描述了一种具有阵列区域和周边区域的三维存储器器件。所述阵列区域具有存储单元的三维堆叠体。所述周边区域具有从所述存储单元的三维堆叠体上方延伸到所述存储单元的三维堆叠体下方的接触部。所述周边区域大体上没有所述存储单元的三维堆叠体的导电和/或半导电层。

公开(公告)号：CN105473326B

公开(公告)日：2018-04-27

申请号：CN201480046634.9

申请日：2014-09-25

Applicant: 英特尔公司

Inventor： M·昌德霍克 ,  俞辉在 ,  C·杰泽斯基 ,  R·V·谢比亚姆 ,  C·T·卡弗

IPC: B32B3/30 ,  B32B15/00

CPC classification number: H01L23/53238 ,  H01L21/7682 ,  H01L21/76841 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76882 ,  H01L21/76883 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种包括全包覆互连体的金属化层和一种形成全包覆互连体的方法。开口形成在电介质层中，其中，所述电介质层具有表面，并且所述开口包括壁和底部。扩散阻挡层和粘合层沉积在所述电介质层上。互连材料沉积在所述电介质层上并且回流到所述开口中，形成互连体。粘合帽盖层和扩散阻挡帽盖层沉积在所述互连体之上。所述互连体被所述粘合层和所述粘合帽盖层环绕，并且所述粘合层和所述粘合帽盖层被所述扩散阻挡层和所述扩散阻挡帽盖层环绕。

公开(公告)号：CN107887362A

公开(公告)日：2018-04-06

申请号：CN201710911772.4

申请日：2017-09-29

Applicant: 三星电子株式会社

Inventor： 韩奎熙 ,  白宗玟 ,  V.H.阮 ,  刘禹炅 ,  张相信 ,  金秉熙

IPC: H01L23/522 ,  H01L21/764 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/76826 ,  H01L21/76834 ,  H01L21/76849 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L23/522 ,  H01L21/764 ,  H01L21/768

Abstract: 一种半导体器件包括：在衬底上的第一层间电介质膜；在第一层间电介质膜内在第一方向上分别延伸的第一布线和第二布线，第一布线和第二布线在不同于第一方向的第二方向上彼此相邻；在第一层间电介质膜上的硬掩模图案，硬掩模图案包括开口；以及在第一层间电介质膜内的气隙，气隙在第一方向上包括与开口垂直交叠的第一部分和不与开口交叠的第二部分。

公开(公告)号：CN103871962B

公开(公告)日：2017-12-29

申请号：CN201210553292.2

申请日：2012-12-18

Applicant: 中芯国际集成电路制造(上海)有限公司

Inventor： 周鸣

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76898 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76835 ,  H01L23/5222 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种互连结构及其制造方法。所述互连结构的制造方法，包括：在基底上形成多孔介质层；在所述多孔介质层上形成硬掩模；所述形成多孔介质层的步骤包括：在基底上形成第一多孔介质层；在第一多孔介质层上形成第二多孔介质层，所述第二多孔介质层的孔径与所述第一多孔介质层的孔径不同。所述互连结构，包括：基底；位于所述基底上的多孔介质层；所述多孔介质层包括：位于基底上的第一多孔介质层；位于所述第一多孔介质层上的第二多孔介质层。本发明提高了互连结构的机械强度。

公开(公告)号：CN107437529A

公开(公告)日：2017-12-05

申请号：CN201710791238.4

申请日：2017-09-05

Applicant: 睿力集成电路有限公司

Inventor： 不公告发明人

IPC: H01L21/768 ,  H01L23/532 ,  H01L23/528

CPC classification number: H01L21/7682 ,  H01L23/528 ,  H01L23/5329

Abstract: 本发明提供一种半导体结构及其制造方法，所述方法包括步骤：S1：提供一表面设有导电互连结构的衬底，所述导电互连结构包括第一导电层，所述第一导电层包括若干分立设置的线路结构；S2：在所述线路结构暴露的表面形成绝缘被覆层，所述绝缘被覆层在所述线路结构之间形成有沟槽；S3：采用高密度等离子体化学气相沉积法在所述绝缘被覆层上形成绝缘气封层，所述绝缘气封层封闭所述沟槽的开口，以形成在所述线路结构之间的线路间绝缘气囊。本发明通过调节高密度等离子体化学沉积过程中的工艺条件，可以方便控制线路间绝缘气囊的位置及尺寸，在不影响导电结构隔离效果的前提下，有效改善器件的阻容延迟、降低导电线路之间的寄生电容、提高电子传输速率。

公开(公告)号：CN107346739A

公开(公告)日：2017-11-14

申请号：CN201610292063.8

申请日：2016-05-05

Applicant: 联华电子股份有限公司

Inventor： 张竞予 ,  傅思逸 ,  洪裕祥 ,  许智凯 ,  程伟麒 ,  郑志祥

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L21/7682 ,  H01L21/02164 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/28132 ,  H01L21/28141 ,  H01L21/2815 ,  H01L21/28247 ,  H01L21/31105 ,  H01L21/823431 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/823468 ,  H01L21/823864 ,  H01L23/485 ,  H01L27/0886 ,  H01L29/42364 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66689 ,  H01L29/66719 ,  H01L29/66795 ,  H01L21/28 ,  H01L29/4232 ,  H01L29/785

Abstract: 本发明公开一种半导体元件及其制作方法。其中半导体元件包含：一基底，一栅极结构设于基底上，以及一间隙壁设于栅极结构旁，其中间隙壁延伸至栅极结构上表面，间隙壁上表面包含一平坦表面，间隙壁包围住一气孔且间隙壁由单一材料所构成。栅极结构较佳包含一高介电常数介电层、一功函数金属层以及一低阻抗金属层，其中高介电常数介电层为U型。此外半导体元件另包含一层间介电层环绕栅极结构以及一硬掩模设于间隙壁上，其中硬掩模上表面切齐层间介电层上表面。

公开(公告)号：CN107180785A

公开(公告)日：2017-09-19

申请号：CN201611018346.X

申请日：2016-11-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建华 ,  杨岱宜 ,  庄正吉 ,  吴佳典 ,  林天禄 ,  包天一

IPC: H01L21/768 ,  H01L23/528

CPC classification number: H01L23/5222 ,  H01L21/76826 ,  H01L23/53276 ,  H01L23/53295 ,  H01L21/7682 ,  H01L21/76807 ,  H01L21/76822 ,  H01L23/528

Abstract: 本公开提供半导体装置结构的形成方法。半导体装置结构的形成方法包含在半导体基底上形成介电层。半导体装置结构的形成方法还包含在介电层内形成开口。介电层的第一部分的介电常数小于介电层围绕开口的第二部分的介电常数。半导体装置结构的形成方法还包含在开口内形成导电特征部件。第二部分位于第一部分与导电特征部件之间。再者，半导体装置结构的形成方法包含将第一部分的上部改质，以增加第一部分的上部的介电常数。半导体装置结构的形成方法也包含去除第一部分的上部及第二部分。由本公开的一些实施例的方法形成的半导体装置结构的装置性能及可靠度可显著地提升。

公开(公告)号：CN107066681A

公开(公告)日：2017-08-18

申请号：CN201710070632.9

申请日：2017-02-09

Applicant: 三星电子株式会社

Inventor： 柳星民 ,  元孝植

IPC: G06F17/50 ,  H01L27/02

CPC classification number: H01L27/0207 ,  G06F17/5072 ,  G06F17/5077 ,  G06F17/5081 ,  H01L21/7682 ,  H01L21/76877 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5329 ,  H01L23/53295 ,  H01L28/00 ,  G06F17/5031 ,  G06F2217/84

Abstract: 提供了一种制造集成电路的计算机实现方法、集成电路和限定集成电路的标准单元。制造集成电路的计算机实现方法包括：对限定集成电路的多个标准单元进行布局；从包括在布局的标准单元中的多个时序路径之中选择时序关键路径；以及从包括在时序关键路径中的多条线之中选择至少一条线作为至少一条时序关键线。所述计算机实现方法还包括：用气隙层对至少一条时序关键线进行预布线；对未选择的线进行布线；使用预布线的至少一条时序关键线和布线的未选择的线来生成布图；基于布图制造集成电路。

公开(公告)号：CN106920838A

公开(公告)日：2017-07-04

申请号：CN201611223805.8

申请日：2016-12-27

Applicant: 三星电子株式会社

Inventor： 金东权 ,  车知勋

IPC: H01L29/417 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L21/7682 ,  H01L21/76897 ,  H01L29/41791 ,  H01L29/6653 ,  H01L29/785

Abstract: 本发明提供半导体器件及其制造方法。制造半导体器件的方法提供如下。外延层被形成在衬底的有源鳍结构上。第一金属栅电极被形成在有源鳍结构上。每个第一金属栅电极和每个外延层在有源鳍结构上在第一方向上被交替布置。层间电介质(ILD)图案被形成在外延层上，在交叉第一方向的第二方向上延伸。牺牲间隔物图案被形成在第一金属栅电极上。多个牺牲间隔物图案的每个覆盖第一金属栅电极中的相应第一金属栅电极。自对准接触孔和牺牲间隔物通过去除ILD图案被形成。每个自对准接触孔暴露布置在每个ILD图案下方的相应外延层。源/漏电极被形成在自对准接触孔中。牺牲间隔物由空气间隔物替换。