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公开(公告)号：CN108829373B
公开(公告)日：2020-08-18
申请号：CN201810533118.9
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: G06F5/06
Abstract: 本发明一种异步fifo实现电路，包括fifo控制模块，以及基于异步时钟clk1和clk2设置的基于clk1的同步fifo1和基于clk2的同步fifo2；同步fifo1和同步fifo2中的数据宽度相同；fifo控制模块包括与基于clk1的同步fifo1交互的fifo1状态控制模块，与基于clk2的同步fifo2交互的fifo2状态控制模块，以及跨时钟域脉冲转换模块；fifo1状态控制模块和fifo2状态控制模块用于根据电路的输入信号分别对同步fifo1和同步fifo2进行状态控制；状态控制包括IDLE态、WR态和RD态；跨时钟域脉冲转换模块用于clk1时钟域和clk2时钟域之间脉冲信号的转换。
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公开(公告)号：CN109388344A
公开(公告)日：2019-02-26
申请号：CN201811151485.9
申请日：2018-09-29
Applicant: 西安微电子技术研究所
IPC: G06F3/06
Abstract: 本发明公开了一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，系统包括片内存储体、2个片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接单元和容量可变缓存区，方法包括主机访问控制接口访问方法和多硬件访问控制接口的访问方法。通过片内存储体、数据对齐单元和交叉编址访问单元实现多块双端口SRAM同一时刻的并行访问节省了时间，实现了对片内存储体的紧致存储，达到了对存储空间最高效的利用，避免了同时访问冲突问题，最大化地保证了全系统的高效工作；同时，本发明设计结构简单清晰，控制灵活高效，多设备访问交叉编址通用性强，可变带宽访问便于移植，易于实施，可广泛应用于嵌入式系统芯片及专用集成电路中。
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公开(公告)号：CN119938430A
公开(公告)日：2025-05-06
申请号：CN202510041975.7
申请日：2025-01-10
Applicant: 西安微电子技术研究所
IPC: G06F11/26 , G06F11/3668
Abstract: 本发明公开了一种流水级指令的原型验证方法、装置、设备及介质，旨在于解决现有验证手段缺乏对数据关联性考虑的技术问题。该方法包括对处理器的指令集进行分类并生成测试用例以验证指令在流水线中的执行过程，并在硬件平台上执行生成的测试用例以验证指令流水线的实际执行情况。该方法能够全面考虑指令之间的数据相关性和控制相关性，有效发现和解决指令流水线设计中的数据冲突和控制冲突问题，提高验证的覆盖率和准确性。本发明还提供了一种流水级指令的原型验证装置、设备及计算机可读存储介质，以实现该方法的实际应用。
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公开(公告)号：CN119558246A
公开(公告)日：2025-03-04
申请号：CN202411664145.1
申请日：2024-11-20
Applicant: 西安微电子技术研究所
IPC: G06F30/333 , G01R31/28
Abstract: 本发明提供一种包含片内振荡器的MCU电路结构及测试方法，主要针对默认时钟为片内振荡器的MCU，在MCU总线上挂接有模式控制寄存器，该模式控制寄存器用于控制MCU在正常工作模式、回环测试模式和片外时钟测试模式切换，其中，回环测试模式用于通过模块互连配置将多个同一功能通信模块输入输出管脚相连，进行批量ATE测试；片外时钟测试模式用于采用片外时钟输入，进行单路通信模块及复杂通信模块的ATE测试。本发明在不增加MCU对外管脚以及不增加ATE测试板外围器件的情况下，可以完成包含片内振荡器MCU的全模块全功能测试，且支持MCU的批量测试。
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公开(公告)号：CN112035389B
公开(公告)日：2022-08-23
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB‑AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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Patent Agency Ranking
公开(公告)号：CN114545201A
公开(公告)日：2022-05-27
申请号：CN202210143515.1
申请日：2022-02-16
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种总线回环测试结构和方法，包括寄存器配置模块、时间产生模块、时钟同步模块、数据发送模块、数据接收模块、回环时间产生模块、回环数据发送模块；时间产生模块和回环时间产生模块各自产生独立的周期和时隙信息；在回环使能时，将回环数据发送模块的输出TX_LP与数据发送模块的输出TX进行与操作，并与RX进行连接。可以完成时间触发类总线的回环测试，提高了总线的测试效率。
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公开(公告)号：CN110008162A
公开(公告)日：2019-07-12
申请号：CN201910232887.X
申请日：2019-03-26
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。
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公开(公告)号：CN118611629A
公开(公告)日：2024-09-06
申请号：CN202410691743.1
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种通用型PWM数字信号发生装置及控制方法，基于时基计数模块TB产生计数状态指示信号后，动作限定模块AQ基于指示信号生成两个通道的基础PWM波形，支持2路PWM输出，死区控制模块DB基于两个通道输出波形产生带死区的信号对，支持双沿对称操作，支持独立的上升下降沿死区延迟控制，斩波控制模块PC基于信号对输出斩波波形，支持高频载波信号的斩波功能。最后结合事件触发模块ET和数字比较模块DC，实现中断事务及PWM信号的统一管理。本发明提出的装置突出模块化和层次化，简单的波形可通过单一模块直接实现，复杂波形可通过对基础波形和标志信号进行合理的组合叠加来实现，能够解决现有技术存在的问题。
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公开(公告)号：CN118605947A
公开(公告)日：2024-09-06
申请号：CN202410754771.3
申请日：2024-06-12
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种支持异常嵌套的RISC‑V处理器、容错系统和方法，基于RISC‑V处理器支持的嵌套层数N，N≥1，RISC‑V处理器内设置有嵌套层数指示寄存器mhier，嵌套层数指示寄存器mhier最大数值为N，最小值为0，嵌套层数指示寄存器mhier每位数值均配套设置有一套mcause、mepc、mstatus、mtval以及用户自定义与异常相关寄存器。能够支持处理器中异常的嵌套，嵌套次数可根据应用需求进行设计实现。
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公开(公告)号：CN117973287A
公开(公告)日：2024-05-03
申请号：CN202410223039.3
申请日：2024-02-28
Applicant: 西安微电子技术研究所
IPC: G06F30/34
Abstract: 本发明公开了一种面向安全实时应用MCU的中断控制系统和方法，包括处理器模块CPU、中断控制器模块IRQCTRL、中断集中管理模块IRQ_PREMANGE、系统总线模块SYSTEM_BUS和多个功能模块；当某个功能模块发生irq0中断时，功能模块输出irq0中断请求至中断集中管理模块，中断集中管理模块经过中断优先级判定及状态存储后输出中断请求int0或int1给中断控制器；当某个功能模块发生irq1中断时，irq1直接输出到中断控制器模块；中断控制器模块接收到int0/int1或irq1后，经过优先级判定及状态存储后，通过irqreq/irqack信号与处理器模块进行交互，控制处理器模块进入中断服务程序处理当前中断，处理器模块完成中断处理后，告知中断控制器模块并退出中断服务程序。
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