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公开(公告)号：CN112035389B
公开(公告)日：2022-08-23
申请号：CN202010888401.0
申请日：2020-08-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种PLB‑AXI总线转换桥及其工作方法，PLB从接口单元实现对PLB访问协议接口的划分，用于处理PLB接口信号；协议转换控制单元，实现PLB协议到AXI协议的完整转换；AXI主接口单元，实现对AXI访问协议接口的划分，用于处理AXI接口信号；寄存器单元，实现对协议转换控制单元内部工作状态信息的寄存，送至DCR接口；异常处理单元，实现对协议转换控制单元内部工作异常信息的处理，送至异常/中断接口。采用两级流水的协议快速转换策略和规避多访问拥塞的缓存策略，实现将PLB总线发起的访问命令转化为从设备所在的AXI总线访问命令，实现两种高速总线的协议通信，提升系统内通信效率，解决嵌入系统、SoC系统内高速PLB总线到AXI总线访问的高效、高可靠转换问题。
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公开(公告)号：CN114545201A
公开(公告)日：2022-05-27
申请号：CN202210143515.1
申请日：2022-02-16
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种总线回环测试结构和方法，包括寄存器配置模块、时间产生模块、时钟同步模块、数据发送模块、数据接收模块、回环时间产生模块、回环数据发送模块；时间产生模块和回环时间产生模块各自产生独立的周期和时隙信息；在回环使能时，将回环数据发送模块的输出TX_LP与数据发送模块的输出TX进行与操作，并与RX进行连接。可以完成时间触发类总线的回环测试，提高了总线的测试效率。
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公开(公告)号：CN113946535A
公开(公告)日：2022-01-18
申请号：CN202111275681.9
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种总线的宏节拍和周期生成方法，本发明能够生成FlexRay总线中基础的时间uT、MT和时钟周期，并将rate修正值和offset修正值应用到周期长度的修正之中，为FlexRay总线数据的接收和发送提供了时间依据。本发明针对FlexRay总线中的主导冷启动节点和非主导冷启动节点，均可以生成总线的uT、MT和周期，增强了应用的广泛性；本发明针对单通道和双通道，均可以产生uT、MT和周期；本发明将周期分为奇数周期和偶数周期，将rate修正值应用于全周期中；将offset修正值应用于奇数周期中，有效解决了系统纠正值的应用问题。
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公开(公告)号：CN108766501B
公开(公告)日：2020-06-30
申请号：CN201810549625.1
申请日：2018-05-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种具有EDAC容错的存储器故障注入设计及验证方法，分工作模式分别对数据/指令域和校验域的读写访问进行不同的控制，在测试模式下，对数据/指令域进行读操作时，仅使数据/指令域的读操作的控制信号有效，实现数据/指令域的测试读访问；对校验域进行读操作时，仅使校验域的读操作的控制信号有效，实现校验域的测试读访问，对数据/指令域进行故障注入时，仅使数据/指令域的写操作的控制信号有效，对校验域进行故障注入时，仅使校验域的写操作的控制信号有效，实现数据/指令域以及校验域的任意故障注入。本发明实现了数据/指令域和校验域独立的读写访问，确保存储器进行容错设计之后的可测试性。
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公开(公告)号：CN110806899A
公开(公告)日：2020-02-18
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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Patent Agency Ranking
公开(公告)号：CN110008162A
公开(公告)日：2019-07-12
申请号：CN201910232887.X
申请日：2019-03-26
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。
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公开(公告)号：CN108763783A
公开(公告)日：2018-11-06
申请号：CN201810550858.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
CPC classification number: G06F17/5054 , H03K19/0002
Abstract: 本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。
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公开(公告)号：CN113946368B
公开(公告)日：2024-04-30
申请号：CN202111275421.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。
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公开(公告)号：CN116909974A
公开(公告)日：2023-10-20
申请号：CN202310955532.X
申请日：2023-07-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种避免SoC总线握手机制失效的防护方法及防护系统，当写数据结束信号WLAST、写数据应答信号WREADY与写数据有效信号WVALID均有效时，从机回应写回应有效信号BVALID有效；当读地址有效信号ARVALID与读地址应答信号ARREADY均有效时，用寄存器锁存表示读数据长度的读长度信号ARLEN信号，同时拉高读数据有效信号RVALID；每完成一次读数据应答信号RREADY握手，则锁存后的读长度信号ARLEN经过自减计数器CNT减1，结果通过比较器模块CMP判断自减为0时产生读数据结束信号RLAST信号。本发明相较超时检测机制具有响应速度快、资源开销极低且自动感知的效果。本发明具有独立的总线接口，总线与从机之间不增加任何时序路径的侵扰，对时序收敛友好。
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公开(公告)号：CN116737237A
公开(公告)日：2023-09-12
申请号：CN202310445515.1
申请日：2023-04-23
Applicant: 西安微电子技术研究所
IPC: G06F9/30 , G06F15/78 , G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种基于指令控制的神经网络加速器数据重用架构，通过指令解析、译码及多级发射，控制实现输入分块数据按照通道优先的顺序进行处理，可对相邻数据分块输出的部分和数据进行片内复用，采用指令传递的方式，提供算子配置信息，输入缓存区可据此生成当前片上数据块的访存地址，并根据指令控制信息完成算子部分和数据覆盖缓存、累加缓存、结果输出的判断处理，数据分块的结果信息在片上缓存，实现相邻数据块部分和数据在通道累加中的多次复用，并在计算得出输出特征图分块数据后完成输出。
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