公开(公告)号：CN1327498C

公开(公告)日：2007-07-18

申请号：CN200410101219.7

申请日：2003-01-29

Applicant: 株式会社东芝

Inventor： 宫野清孝 ,  大内和也 ,  水岛一郎

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/00

CPC classification number: H01L29/66628

Abstract: 本发明的半导体装置的制造方法具备下述步骤：在半导体衬底的表面上形成栅绝缘膜、在栅绝缘膜上形成栅电极的步骤；在栅电极的两侧形成扩散层的步骤；在扩散层上形成非晶硅层的步骤；通过半导体衬底的表面与非晶硅层的边界向半导体衬底离子注入惰性物质的步骤，其中，当氧浓度峰值的位置存在于上述半导体衬底表面附近时，与上述氧浓度峰值的位置基本相同地进行离子注入，而使上述氧浓度峰值的位置下降到比上述半导体衬底表面深的位置；对半导体衬底进行热处理、使非晶硅层的一部分成为硅单晶层的步骤；以及通过在单晶硅层上溅射金属由单晶硅层和金属来形成硅化物层的步骤。

公开(公告)号：CN1819215A

公开(公告)日：2006-08-16

申请号：CN200610000325.5

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1265448C

公开(公告)日：2006-07-19

申请号：CN200410000996.2

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L21/70 ,  H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1235292C

公开(公告)日：2006-01-04

申请号：CN03131313.2

申请日：2003-05-13

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  水岛一郎 ,  佐藤力

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78639 ,  H01L29/78648

Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。

公开(公告)号：CN1225028C

公开(公告)日：2005-10-26

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

公开(公告)号：CN100524819C

公开(公告)日：2009-08-05

申请号：CN200510084297.5

申请日：2003-05-13

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  水岛一郎 ,  佐藤力

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78639 ,  H01L29/78648

Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。

公开(公告)号：CN1270386C

公开(公告)日：2006-08-16

申请号：CN200310115499.2

申请日：2003-11-26

Applicant: 株式会社东芝

Inventor： 古畑武夫 ,  水岛一郎 ,  关原章子 ,  岸田基也 ,  原田翼 ,  中尾隆

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/76847 ,  H01L21/76864 ,  H01L27/10867 ,  H01L29/945

Abstract: 本发明的目的是提供一种可靠地与沟槽内的第1导体和第2导体连接，满足高集成化以及细微化要求的半导体器件及其制造方法。解决方案是，半导体器件(100)具备：半导体基板(110)；被形成在半导体基板(110)上的沟槽(135)；被堆积在沟槽(135)内部比较下方的，在上面具有凹坑的第1导体层(150)；埋入第1导体层(135)的凹坑，由比第1导体层(135)熔点还低的导电性材料构成的埋入层(199)；在沟槽(135)内部被设置在埋入层(199)上的，与第1导体层(150)电连接的第2导体层(152)。

公开(公告)号：CN1237620C

公开(公告)日：2006-01-18

申请号：CN03102090.9

申请日：2003-01-29

Applicant: 株式会社东芝

Inventor： 宫野清孝 ,  大内和也 ,  水岛一郎

IPC: H01L29/78 ,  H01L27/04 ,  H01L21/322

CPC classification number: H01L29/66628

Abstract: 本发明提供能在低温在扩散层上形成可充分地使用于升高的源漏技术的单晶层的半导体装置的制造方法。提供具备膜厚、膜质均匀的硅化物层的、将扩散层与电极的接触电阻维持得较低的、可进一步实现微细化的半导体装置。本发明的半导体装置的制造方法具备下述步骤：在半导体衬底10的表面12上形成栅绝缘膜20、在栅绝缘膜上形成栅电极60的步骤；在栅电极的两侧形成扩散层70、72的步骤；在扩散层上形成非晶质层100的步骤；通过半导体衬底的表面与非晶质层的边界向半导体衬底离子注入惰性物质的步骤；在低温对半导体衬底进行热处理、使非晶质层的一部分成为硅单晶层120的步骤；以及通过在单晶上溅射金属由单晶和金属来形成硅化物层130的步骤。

公开(公告)号：CN1236494C

公开(公告)日：2006-01-11

申请号：CN02160877.6

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 佐藤力 ,  永野元 ,  水岛一郎 ,  山田敬 ,  有働祐宗 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L21/764 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/76289 ,  H01L21/823412 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10897 ,  H01L27/1203 ,  H01L27/1207

Abstract: 从某个侧面观察，本发明的半导体器件具有：在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及形成在所述半导体衬底上的第二区域中的多个第二半导体层。

公开(公告)号：CN1435896A

公开(公告)日：2003-08-13

申请号：CN03102090.9

申请日：2003-01-29

Applicant: 株式会社东芝

Inventor： 宫野清孝 ,  大内和也 ,  水岛一郎

IPC: H01L29/78 ,  H01L27/04 ,  H01L21/322

CPC classification number: H01L29/66628

Abstract: 本发明提供能在低温在扩散层上形成可充分地使用于升高的源漏技术的单晶层的半导体装置的制造方法。提供具备膜厚、膜质均匀的硅化物层的、将扩散层与电极的接触电阻维持得较低的、可进一步实现微细化的半导体装置。本发明的半导体装置的制造方法具备下述步骤：在半导体衬底10的表面12上形成栅绝缘膜20、在栅绝缘膜上形成栅电极60的步骤；在栅电极的两侧形成扩散层70、72的步骤；在扩散层上形成非晶质层100的步骤；通过半导体衬底的表面与非晶质层的边界向半导体衬底离子注入惰性物质的步骤；在低温对半导体衬底进行热处理、使非晶质层的一部分成为硅单晶层120的步骤；以及通过在单晶上溅射金属由单晶和金属来形成硅化物层130的步骤。