公开(公告)号：CN101901750A

公开(公告)日：2010-12-01

申请号：CN200910226600.9

申请日：2002-03-21

Applicant: 株式会社东芝

Inventor： 有门経敏 ,  岩濑政雄 ,  灘原壮一 ,  有働祐宗 ,  牛久幸広 ,  新田伸一 ,  宫下守也 ,  菅元淳二 ,  山田浩玲 ,  永野元 ,  丹沢勝二郎 ,  松下宏 ,  土屋憲彦 ,  奥村胜弥

IPC: H01L21/02 ,  H01L23/544

CPC classification number: H01L23/544 ,  H01L2223/54406 ,  H01L2223/54413 ,  H01L2223/54433 ,  H01L2223/54493 ,  H01L2924/0002 ,  Y10S438/974 ,  H01L2924/00

Abstract: 半导体晶片具有：倾斜轮廓，沿着半导体晶片的周边形成；形成在该晶片上的产品；和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。本发明还涉及从该半导体晶片中生产半导体器件的方法和设备。

公开(公告)号：CN1819215A

公开(公告)日：2006-08-16

申请号：CN200610000325.5

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1265448C

公开(公告)日：2006-07-19

申请号：CN200410000996.2

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L21/70 ,  H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1225028C

公开(公告)日：2005-10-26

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

公开(公告)号：CN1430285A

公开(公告)日：2003-07-16

申请号：CN02160880.6

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  亲松尚人

IPC: H01L27/12 ,  H01L21/84

CPC classification number: H01L27/10894 ,  H01L21/76251 ,  H01L21/76264 ,  H01L21/76275 ,  H01L21/76278 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10829 ,  H01L27/10861 ,  H01L27/1087 ,  H01L27/10897 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体器件具有在支撑衬底的第一区域上，隔着埋入氧化物层形成的第一半导体层；形成在所述支撑衬底的第二区域上的第二半导体层。所述支撑衬底和所述第二半导体层的界面实质上与所述埋入氧化物层的下表面处于同一平面，或位于比所述埋入氧化物层更深的部分。

公开(公告)号：CN1314120C

公开(公告)日：2007-05-02

申请号：CN200510055305.3

申请日：2005-03-15

Applicant: 株式会社东芝

Inventor： 永野元 ,  水岛一郎 ,  宫野清孝

IPC: H01L27/04 ,  H01L21/02 ,  H01L27/10

CPC classification number: H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/78687

Abstract: 本发明提供一种半导体衬底及其制造方法以及使用此半导体衬底的半导体器件，该半导体衬底包括具有大致相同高度的应变硅区域及弛豫硅区域。根据在此公开的本发明的实施方式的半导体衬底，包括：支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含按照与上述第一硅层表面大致相同的高度在上述支持衬底的上方形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。

公开(公告)号：CN1905208A

公开(公告)日：2007-01-31

申请号：CN200610108936.1

申请日：2006-07-28

Applicant: 株式会社东芝

Inventor： 永野元 ,  齐藤芳彦

IPC: H01L29/02 ,  H01L29/78 ,  H01L21/336 ,  H01L21/20 ,  H01L21/00

CPC classification number: H01L21/02576 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02502 ,  H01L21/0251 ,  H01L21/02532

Abstract: 在Si基板(11)上形成渐变SiGe Buffer层(12)和SiGe Buffer层(13)，并且在其上面形成小于等于临界膜厚的应变Si层(14)，由此来降低对应变Si层(14)与SiGe Buffer层(13)的界面所施加的应力，实现结晶缺陷密度低的应变Si层(14)，并且通过利用比Si的晶格常数大的SiGe Cap层(21)覆盖应变Si层(14)表面，防止了应变Si层(14)在后段工序中因牺牲氧化而消失，从而实现了能够在其上面形成栅极氧化膜的高品质的应变Si晶片。

公开(公告)号：CN1531014A

公开(公告)日：2004-09-22

申请号：CN200410029428.5

申请日：2004-03-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  宫野清孝 ,  水岛一郎

IPC: H01L21/00

CPC classification number: H01L27/1203 ,  H01L21/76251 ,  H01L21/84

Abstract: 本发明提供具备SOI区具有对邻接的非SOI区(体区)的充分的吸杂能力，而且，体区(元件可形成区)未变窄的优质的部分SOI结构的半导体衬底。其解决方案是将半导体衬底11所具备的第1单晶硅层(3)的一个主面被覆起来地设置作为绝缘层的SiO2膜(4)。将单晶硅层(5)的未被SiO2膜(4)被覆起来的区域和与该区域邻接的SiO2膜(4)的边缘部被覆起来地部分地设置第2单晶硅层(5)。此外，在SiO2膜(4)上边设置作为非单晶硅层的多晶硅层(6)。多晶硅层(6)被设置为使得其与单晶硅层(5)之间的界面位于SiO2膜(4)的上方。

公开(公告)号：CN1518058A

公开(公告)日：2004-08-04

申请号：CN200410000996.2

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)的中途的深度为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1438712A

公开(公告)日：2003-08-27

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。