公开(公告)号：CN1230890C

公开(公告)日：2005-12-07

申请号：CN02160875.X

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  藤井修

IPC: H01L21/84

CPC classification number: H01L21/76264 ,  H01L21/76278 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10894 ,  H01L27/1203

Abstract: 本发明提供了一种半导体器件，包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及埋入所述沟中的分离用绝缘物层；其中，所述分离用绝缘物层的底面与所述第二半导体区域的侧面所成的角度为钝角。

公开(公告)号：CN1411033A

公开(公告)日：2003-04-16

申请号：CN02143261.9

申请日：2002-09-25

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  親松尚人

IPC: H01L21/00 ,  H01L21/302

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括：掩模层形成步骤，借助绝缘层22，在与半导体衬底12绝缘的半导体层上形成被形成图案的掩模层35、42；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽54；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部94；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层52。

公开(公告)号：CN100416835C

公开(公告)日：2008-09-03

申请号：CN200510004780.8

申请日：2002-02-04

Applicant: 株式会社东芝

Inventor： 岩田佳久 ,  大泽隆 ,  山田敬

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8239 ,  H01L21/8242

CPC classification number: H01L29/7841 ,  G11C11/404 ,  G11C11/4085 ,  G11C11/4087 ,  G11C2211/4016 ,  H01L23/544 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10844 ,  H01L27/1203 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其特征在于：各MIS晶体管包括：半导体层，在上述半导体层上形成的源极区域，在上述半导体层上与上述源极区域分离形成的漏极区域，使得上述源极区域和上述漏极区域之间的上述半导体层成为浮动状态的沟道体，设置在上述源极区域和上述漏极区域之间、用于在上述沟道体内、于上述源极区域和上述漏极区域之间形成沟道的主栅极，和为了通过电容耦合控制上述沟道体的电位、与上述主栅极分别设置的辅助栅极，该辅助栅极与上述主栅极同步驱动，并且上述MIS晶体管具有将上述沟道体设定在第1电位的第1数据状态和将上述沟道体设定在第2电位的第2数据状态。

公开(公告)号：CN1236494C

公开(公告)日：2006-01-11

申请号：CN02160877.6

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 佐藤力 ,  永野元 ,  水岛一郎 ,  山田敬 ,  有働祐宗 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L21/764 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/76289 ,  H01L21/823412 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10897 ,  H01L27/1203 ,  H01L27/1207

Abstract: 从某个侧面观察，本发明的半导体器件具有：在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及形成在所述半导体衬底上的第二区域中的多个第二半导体层。

公开(公告)号：CN1174493C

公开(公告)日：2004-11-03

申请号：CN01142970.4

申请日：2001-12-06

Applicant: 株式会社东芝

Inventor： 山田敬 ,  梶山健

IPC: H01L29/78 ,  H01L27/108 ,  H01L21/82 ,  H01L21/8242

CPC classification number: H01L27/10864 ,  H01L27/10841 ,  H01L27/10867 ,  H01L27/10876 ,  H01L27/10891 ,  H01L27/1203

Abstract: 半导体器件，具有在半导体衬底上边被绝缘膜隔离开来形成有第1半导体层的器件衬底。在器件衬底上，把沟形成为使得具有从半导体层的上表面一直达到上述绝缘膜的内部为止的深度，而且，具有在上述绝缘膜的上部沟径被扩大的沟径扩大部分。在该沟径扩大部分上，在与上述半导体层的下表面进行接连的状态下埋入杂质扩散源。形成具有第2导电类型的第1扩散层和第2扩散层以及在上述杂质扩散源上方的上述沟的侧面上中间存在着栅极绝缘膜形成的栅极电极的晶体管。

公开(公告)号：CN1375874A

公开(公告)日：2002-10-23

申请号：CN02107184.5

申请日：2002-03-13

Applicant: 株式会社东芝

Inventor： 堀口文男 ,  大泽隆 ,  岩田佳久 ,  山田敬

IPC: H01L27/04 ,  H01L27/105 ,  H01L27/108

CPC classification number: G11C11/404 ,  G11C2211/4016 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10823 ,  H01L27/10841 ,  H01L27/1203 ,  H01L29/7841

Abstract: 半导体存储器件的各个MIS晶体管具备:半导体层(12);在半导体层上形成的源区(15);在半导体层上与上述源区分离开形成的漏区(14),使源区和漏区之间的半导体层变成为浮置状态的沟道体;用来在沟道体上形成沟道的第1栅极(13);用来借助于电容耦合控制沟道体电位的第2栅极(20);和在沟道体的第2栅极一侧形成的高浓度区(21),具有比沟道体的杂质浓度还高的杂质浓度。

公开(公告)号：CN1819215A

公开(公告)日：2006-08-16

申请号：CN200610000325.5

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1265448C

公开(公告)日：2006-07-19

申请号：CN200410000996.2

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L21/70 ,  H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1225028C

公开(公告)日：2005-10-26

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

公开(公告)号：CN1357924A

公开(公告)日：2002-07-10

申请号：CN01142970.4

申请日：2001-12-06

Applicant: 株式会社东芝

Inventor： 山田敬 ,  梶山健

IPC: H01L29/78 ,  H01L27/108 ,  H01L21/82 ,  H01L21/8242

CPC classification number: H01L27/10864 ,  H01L27/10841 ,  H01L27/10867 ,  H01L27/10876 ,  H01L27/10891 ,  H01L27/1203

Abstract: 半导体器件,具有在半导体衬底上边被绝缘膜隔离开来形成有第1半导体层的器件衬底。在器件衬底上,把沟形成为使得具有从半导体层的上表面一直达到上述绝缘膜的内部为止的深度,而且,具有在上述绝缘膜的上部沟径被扩大的沟径扩大部分。在该沟径扩大部分上,在与上述半导体层的下表面进行接连的状态下埋入杂质扩散源。形成具有第2导电类型的第1扩散层和第2扩散层以及在上述杂质扩散源上方的上述沟的侧面上中间存在着栅极绝缘膜形成的栅极电极的晶体管。