公开(公告)号：CN1505157A

公开(公告)日：2004-06-16

申请号：CN200310115499.2

申请日：2003-11-26

Applicant: 株式会社东芝

Inventor： 古畑武夫 ,  水岛一郎 ,  关原章子 ,  岸田基也 ,  原田翼 ,  中尾隆

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/76847 ,  H01L21/76864 ,  H01L27/10867 ,  H01L29/945

Abstract: 本发明的目的是提供一种可靠地与沟槽内的第1导体和第2导体连接，满足高集成化以及细微化要求的半导体器件及其制造方法。解决方案是，半导体器件(100)具备：半导体基板(110)；被形成在半导体基板(110)上的沟槽(135)；被堆积在沟槽(135)内部比较下方的，在上面具有凹坑的第1导体层(150)；埋入第1导体层(135)的凹坑，由比第1导体层(135)熔点还低的导电性材料构成的埋入层(199)；在沟槽(135)内部被设置在埋入层(199)上的，与第1导体层(150)电连接的第2导体层(152)。

公开(公告)号：CN104934394A

公开(公告)日：2015-09-23

申请号：CN201410305752.9

申请日：2014-06-30

Applicant: 株式会社东芝

Inventor： 岸田基也 ,  西川幸江 ,  高桥宣博 ,  赤池康彦

IPC: H01L23/485

CPC classification number: H01L21/283 ,  H01L23/3157 ,  H01L23/485 ,  H01L24/05 ,  H01L29/456 ,  H01L29/66136 ,  H01L29/8613 ,  H01L2224/03464 ,  H01L2224/04026 ,  H01L2224/05022 ,  H01L2224/05572 ,  H01L2224/05578 ,  H01L2224/05655 ,  H01L2924/3511 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: 实施方式提供一种能够抑制晶片以及芯片的翘曲从而提高制造合格率的半导体装置。实施方式的半导体装置具有：半导体层；第一电极，设置在所述半导体层的表面上；多个第二电极，设置在所述第一电极上，与所述半导体层的所述表面平行的截面形状为具有50微米以下的边的矩形；以及树脂层，设置在所述多个第二电极之间，延展性比所述第二电极高。

公开(公告)号：CN116845046A

公开(公告)日：2023-10-03

申请号：CN202210780983.X

申请日：2022-07-04

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 井上绘美子 ,  岸田基也 ,  早濑茂昭 ,  前多和诗

IPC: H01L23/485 ,  H01L21/48

Abstract: 实施方式提供一种能够抑制半绝缘性膜的导电率的上升的半导体装置和半导体装置的制造方法。根据一个实施方式，半导体装置具有半导体层、导电膜、第一绝缘膜以及第二绝缘膜。半导体层具有设置有半导体元件的元件区域和包围所述元件区域的末端区域。导电膜设置在所述元件区域上和所述末端区域上。第一绝缘膜在所述末端区域上以及所述元件区域的与所述末端区域相邻的部分上设置在所述导电膜上。所述第二绝缘膜设置在所述第一绝缘膜上，具有比所述第一绝缘膜的电阻率低且比所述导电膜的电阻率高的电阻率。

公开(公告)号：CN105977230A

公开(公告)日：2016-09-28

申请号：CN201510555734.0

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 西川幸江 ,  岸田基也

IPC: H01L23/485

CPC classification number: H01L21/76816 ,  H01L21/76877 ,  H01L23/485 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/456 ,  H01L29/7397

Abstract: 实施方式的半导体装置具备半导体层、设置在半导体层上的第1绝缘膜、设置在第1绝缘膜上的第1导电层、设置在半导体层上及第1导电层上的第2绝缘膜、设置在第2绝缘膜上的第2导电层、将半导体层与第2导电层连接的第1接点部、及将第1导电层与第2导电层连接的第2接点部，且半导体层与和第2接点部相邻的第2绝缘膜的上部的距离比半导体层与和第1接点部相邻的第2绝缘膜的上部的距离大，第2接点部的宽度比第1接点部的宽度宽。

公开(公告)号：CN1270386C

公开(公告)日：2006-08-16

申请号：CN200310115499.2

申请日：2003-11-26

Applicant: 株式会社东芝

Inventor： 古畑武夫 ,  水岛一郎 ,  关原章子 ,  岸田基也 ,  原田翼 ,  中尾隆

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L21/76847 ,  H01L21/76864 ,  H01L27/10867 ,  H01L29/945

Abstract: 本发明的目的是提供一种可靠地与沟槽内的第1导体和第2导体连接，满足高集成化以及细微化要求的半导体器件及其制造方法。解决方案是，半导体器件(100)具备：半导体基板(110)；被形成在半导体基板(110)上的沟槽(135)；被堆积在沟槽(135)内部比较下方的，在上面具有凹坑的第1导体层(150)；埋入第1导体层(135)的凹坑，由比第1导体层(135)熔点还低的导电性材料构成的埋入层(199)；在沟槽(135)内部被设置在埋入层(199)上的，与第1导体层(150)电连接的第2导体层(152)。