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公开(公告)号：CN1235291C
公开(公告)日：2006-01-04
申请号：CN03121578.5
申请日：2003-03-31
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/84 , H01L27/1203
Abstract: 在完全耗尽型SOI晶体管等中，把阈值电压调整成正确的值，在同一半导体衬底上，形成具有不同的阈值电压的多个晶体管，是困难的。在(SOI衬底(104)的)硅有源层(＝SOI层)(103)上面，形成虚设栅极图形(111)、(112)，然后，除去这些虚设栅极图形(111)、(112)，设置栅极沟(130)、(132)。在这些栅极沟(130)、(132)内，对硅有源层(103)进行刻蚀，使构成沟道区的部分的厚度变薄，调整各个晶体管的阈值电压。借助于此，就可以根据条件，提高电路设计上的自由度。
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公开(公告)号：CN1722466A
公开(公告)日：2006-01-18
申请号：CN200510084297.5
申请日：2003-05-13
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66772 , H01L21/84 , H01L27/1203 , H01L29/66545 , H01L29/78639 , H01L29/78648
Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。
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公开(公告)号：CN100466258C
公开(公告)日：2009-03-04
申请号：CN200610107894.X
申请日：2006-07-27
Applicant: 株式会社东芝
Inventor： 八木下淳史
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L27/1203 , H01L29/045 , H01L29/6681 , H01L29/785
Abstract: 栅电极被配置成与基板的特定结晶面方位平行或垂直。第1导电型的第1晶体管PMOS具有被配置在与栅电极正交方向上的活性区域。第2导电型的第2晶体管NMOS具有相对栅电极倾斜配置的活性区域。
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公开(公告)号：CN1905193A
公开(公告)日：2007-01-31
申请号：CN200610107894.X
申请日：2006-07-27
Applicant: 株式会社东芝
Inventor： 八木下淳史
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L27/1203 , H01L29/045 , H01L29/6681 , H01L29/785
Abstract: 栅电极被配置成与基板的特定结晶面方位平行或垂直。第1导电型的第1晶体管PMOS具有被配置在与栅电极正交方向上的活性区域。第2导电型的第2晶体管NMOS具有相对栅电极倾斜配置的活性区域。
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公开(公告)号：CN1461058A
公开(公告)日：2003-12-10
申请号：CN03131313.2
申请日：2003-05-13
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L27/092 , H01L21/336
CPC classification number: H01L29/66772 , H01L21/84 , H01L27/1203 , H01L29/66545 , H01L29/78639 , H01L29/78648
Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底1的表面层导入杂质形成的扩散层6；被配设在扩散层6上的埋入绝缘膜2；被配设在埋入绝缘膜2上的岛状的Si活性层3；被形成在活性层3内的沟道8；如夹着沟道8那样被形成在活性层3内的源和漏区域S、D；被形成在沟道3上的栅绝缘膜4；在该栅绝缘膜4上并且在活性层3的侧面上形成的，将上述沟道8、源和漏S、D绝缘分离的栅电极5；与上述活性层连接的电极。
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Patent Agency Ranking
公开(公告)号：CN1873953A
公开(公告)日：2006-12-06
申请号：CN200610088529.9
申请日：2006-06-01
Applicant: 株式会社东芝
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
CPC classification number: H01L29/785 , H01L21/28097 , H01L21/823431 , H01L27/0886 , H01L29/66795 , H01L29/6681 , H01L29/7851
Abstract: 本发明的目的是提供一种能够形成微细电路图形的半导体元件及其制造方法。本发明的半导体元件的制造方法的特征是包括：通过蚀刻来除去形成在第2区域(20)上的掩模材料(50)的步骤；在第1凸部(10B)的相对的一组的两个侧面上形成第1栅极绝缘膜(100B)和(100C)，同时在第2凸部(10A)的上表面形成第2栅极绝缘膜(100A)的步骤；在元件分离绝缘膜(70)、掩模材料(50)以及第2栅极绝缘膜(100A)上淀积第1栅电极材料(110)的步骤；以及把形成在第1区域(30)上的掩模材料(50)、和形成在第2区域(20)上元件分离绝缘膜(70)作为终止层，对第1栅电极材料(110)实施平坦化的步骤。
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公开(公告)号：CN1235292C
公开(公告)日：2006-01-04
申请号：CN03131313.2
申请日：2003-05-13
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L27/092 , H01L21/336
CPC classification number: H01L29/66772 , H01L21/84 , H01L27/1203 , H01L29/66545 , H01L29/78639 , H01L29/78648
Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。
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公开(公告)号：CN1450658A
公开(公告)日：2003-10-22
申请号：CN03121578.5
申请日：2003-03-31
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/84 , H01L27/1203
Abstract: 在完全耗尽型SOI晶体管等中，把阈值电压调整成正确的值，在同一半导体衬底上，形成具有不同的阈值电压的多个晶体管是困难的。在(SOI衬底104的)硅有源层(＝SOI层)103上，形成虚设栅极图形111、112，然后，除去这些虚设栅极图形111、112，设置栅极沟130、132。在这些栅极沟130、132内，对硅有源层103进行刻蚀，使构成沟道区的部分的厚度变薄，调整各个晶体管的阈值电压。借助于此，就可以根据条件，提高电路设计上的自由度。
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公开(公告)号：CN1279516A
公开(公告)日：2001-01-10
申请号：CN00124135.4
申请日：2000-06-30
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7853 , H01L29/41791 , H01L29/42384 , H01L29/66545 , H01L29/66583 , H01L29/66795 , H01L29/78609 , Y10S257/901
Abstract: 在半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方阱区电连接的半导体装置中,将所述MISFET形成在所述半导体衬底上形成岛状的器件区域上,所述MISFET的栅电极与所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。
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公开(公告)号：CN100524819C
公开(公告)日：2009-08-05
申请号：CN200510084297.5
申请日：2003-05-13
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66772 , H01L21/84 , H01L27/1203 , H01L29/66545 , H01L29/78639 , H01L29/78648
Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。
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