公开(公告)号：CN100438015C

公开(公告)日：2008-11-26

申请号：CN200510099508.2

申请日：2002-03-21

Applicant: 株式会社东芝

Inventor： 有门経敏 ,  岩濑政雄 ,  灘原壮一 ,  有働祐宗 ,  牛久幸広 ,  新田伸一 ,  宫下守也 ,  菅元淳二 ,  山田浩玲 ,  永野元 ,  丹沢勝二郎 ,  松下宏 ,  土屋憲彦 ,  奥村胜弥

IPC: H01L23/544 ,  H01L21/00 ,  H01L21/66

Abstract: 半导体晶片具有：倾斜轮廓，沿着半导体晶片的周边形成；形成在该晶片上的产品；和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。

公开(公告)号：CN1767187A

公开(公告)日：2006-05-03

申请号：CN200510099508.2

申请日：2002-03-21

Applicant: 株式会社东芝

Inventor： 有门経敏 ,  岩濑政雄 ,  灘原壮一 ,  有働祐宗 ,  牛久幸広 ,  新田伸一 ,  宫下守也 ,  菅元淳二 ,  山田浩玲 ,  永野元 ,  丹沢勝二郎 ,  松下宏 ,  土屋憲彦 ,  奥村胜弥

IPC: H01L23/544 ,  H01L21/00 ,  H01L21/66

Abstract: 半导体晶片具有：倾斜轮廓，沿着半导体晶片的周边形成；形成在该晶片上的产品和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。

公开(公告)号：CN1518058A

公开(公告)日：2004-08-04

申请号：CN200410000996.2

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)的中途的深度为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1438712A

公开(公告)日：2003-08-27

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

公开(公告)号：CN1430280A

公开(公告)日：2003-07-16

申请号：CN02160877.6

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 佐藤力 ,  永野元 ,  水岛一郎 ,  山田敬 ,  有働祐宗 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L21/764 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/76289 ,  H01L21/823412 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10897 ,  H01L27/1203 ,  H01L27/1207

Abstract: 从某个侧面观察，本发明的半导体器件具有：在半导体衬底上的第一区域中，隔着绝缘膜和空腔中的任意一方而形成的第一半导体层；以及形成在所述半导体衬底上的第二区域中的多个第二半导体层。

公开(公告)号：CN1819215B

公开(公告)日：2010-06-09

申请号：CN200610000325.5

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN101335195A

公开(公告)日：2008-12-31

申请号：CN200810131142.6

申请日：2002-03-21

Applicant: 株式会社东芝

Inventor： 有门経敏 ,  岩濑政雄 ,  灘原壮一 ,  有働祐宗 ,  牛久幸広 ,  新田伸一 ,  宫下守也 ,  菅元淳二 ,  山田浩玲 ,  永野元 ,  丹沢勝二郎 ,  松下宏 ,  土屋憲彦 ,  奥村胜弥

IPC: H01L21/00 ,  H01L21/02 ,  H01L21/302 ,  H01L21/306 ,  H01L21/268 ,  H01L21/66 ,  H01L23/544

Abstract: 半导体晶片具有：倾斜轮廓，沿着半导体晶片的周边形成；形成在该晶片上的产品；和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。

公开(公告)号：CN101330000A

公开(公告)日：2008-12-24

申请号：CN200810130041.7

申请日：2002-03-21

Applicant: 株式会社东芝

Inventor： 有门経敏 ,  岩濑政雄 ,  灘原壮一 ,  有働祐宗 ,  牛久幸広 ,  新田伸一 ,  宫下守也 ,  菅元淳二 ,  山田浩玲 ,  永野元 ,  丹沢勝二郎 ,  松下宏 ,  土屋憲彦 ,  奥村胜弥

IPC: H01L21/00 ,  H01L21/02 ,  H01L21/66 ,  H01L21/302 ,  H01L21/306 ,  H01L21/268 ,  H01L23/544

Abstract: 生产半导体器件的方法和设备，该半导体晶片具有：倾斜轮廓，沿着半导体晶片的周边形成；形成在该晶片上的产品；和形成在倾斜轮廓上的ID标记。该ID标记至少显示产品的属性、生产条件和检测结果。

公开(公告)号：CN100342539C

公开(公告)日：2007-10-10

申请号：CN02149518.1

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田敬 ,  永野元 ,  水島一郎 ,  佐藤力 ,  親松尚人 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L27/10894 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10832 ,  H01L27/10861 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体装置具有：支持基片；在支持基片上的块状成长层形成第1元件的块状元件区域；在支持基片的埋入绝缘膜上的硅层形成元件的SOI元件区域；位于这些区域的边界的边界层。在块状成长层形成元件的块状元件区域的元件形成面，与在埋入绝缘膜上的硅层形成元件的SOI元件区域的元件形成面高度大致相等。

公开(公告)号：CN1411066A

公开(公告)日：2003-04-16

申请号：CN02149518.1

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田敬 ,  永野元 ,  水島一郎 ,  佐藤力 ,  親松尚人 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L27/10894 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10832 ,  H01L27/10861 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体装置具有：支持基片；在支持基片上的块状成长层形成第1元件的块状元件区域；在支持基片的埋入绝缘膜上的硅层形成元件的SOI元件区域；位于这些区域的边界的边界层。在块状成长层形成元件的块状元件区域的元件形成面，与在埋入绝缘膜上的硅层形成元件的SOI元件区域的元件形成面高度大致相等。