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公开(公告)号：CN1327498C
公开(公告)日：2007-07-18
申请号：CN200410101219.7
申请日：2003-01-29
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L21/8234 , H01L21/00
CPC classification number: H01L29/66628
Abstract: 本发明的半导体装置的制造方法具备下述步骤：在半导体衬底的表面上形成栅绝缘膜、在栅绝缘膜上形成栅电极的步骤；在栅电极的两侧形成扩散层的步骤；在扩散层上形成非晶硅层的步骤；通过半导体衬底的表面与非晶硅层的边界向半导体衬底离子注入惰性物质的步骤，其中，当氧浓度峰值的位置存在于上述半导体衬底表面附近时，与上述氧浓度峰值的位置基本相同地进行离子注入，而使上述氧浓度峰值的位置下降到比上述半导体衬底表面深的位置；对半导体衬底进行热处理、使非晶硅层的一部分成为硅单晶层的步骤；以及通过在单晶硅层上溅射金属由单晶硅层和金属来形成硅化物层的步骤。
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公开(公告)号：CN1431715A
公开(公告)日：2003-07-23
申请号：CN03100297.8
申请日：2003-01-09
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/4983 , H01L29/41783 , H01L29/6656
Abstract: 本发明提供具有可以减小栅极电极与源极/漏极扩散区域(包括其布线)之间的寄生电容、可以进行高速动作的栅极结构的半导体器件及其制造方法。作为在半导体衬底11上形成的栅极电极13或被栅极保护绝缘膜14被覆起来的栅极电极13的侧面上形成的侧壁绝缘膜15，使用含氯的硅氧化物。可以减小栅极电极和包括布线的源极/漏极区域之间的寄生电容，器件的高速动作成为可能。在栅极电极侧壁部分上设置含氯的硅氮化膜以形成晶体管元件，然后把该硅氮化膜变换成含氯的硅氧化膜，作为栅极侧壁绝缘膜使用。可以无元件特性的不均一或短路地形成低寄生电容的晶体管元件。
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公开(公告)号：CN1288717C
公开(公告)日：2006-12-06
申请号：CN200410029428.5
申请日：2004-03-17
Applicant: 株式会社东芝
IPC: H01L21/00
CPC classification number: H01L27/1203 , H01L21/76251 , H01L21/84
Abstract: 本发明提供具备SOI区具有对邻接的非SOI区(体区)的充分的吸杂能力，而且，体区(元件可形成区)未变窄的优质的部分SOI结构的半导体衬底。其解决方案是将半导体衬底11所具备的第1单晶硅层(3)的一个主面被覆起来地设置作为绝缘层的SiO2膜(4)。将单晶硅层(5)的未被SiO2膜(4)被覆起来的区域和与该区域邻接的SiO2膜(4)的边缘部被覆起来地部分地设置第2单晶硅层(5)。此外，在SiO2膜(4)上边设置作为非单晶硅层的多晶硅层(6)。多晶硅层(6)被设置为使得其与单晶硅层(5)之间的界面位于SiO2膜(4)的上方。
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公开(公告)号：CN1670956A
公开(公告)日：2005-09-21
申请号：CN200510055305.3
申请日：2005-03-15
Applicant: 株式会社东芝
CPC classification number: H01L21/823807 , H01L21/823878 , H01L21/84 , H01L27/0922 , H01L27/1203 , H01L29/78687
Abstract: 本发明提供一种半导体衬底及其制造方法以及使用此半导体衬底的半导体器件，该半导体衬底包括具有大致相同高度的应变硅区域及弛豫硅区域。根据在此公开的本发明的实施方式的半导体衬底，包括：支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含按照与上述第一硅层表面大致相同的高度在上述支持衬底的上方形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。
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公开(公告)号：CN1237620C
公开(公告)日：2006-01-18
申请号：CN03102090.9
申请日：2003-01-29
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L27/04 , H01L21/322
CPC classification number: H01L29/66628
Abstract: 本发明提供能在低温在扩散层上形成可充分地使用于升高的源漏技术的单晶层的半导体装置的制造方法。提供具备膜厚、膜质均匀的硅化物层的、将扩散层与电极的接触电阻维持得较低的、可进一步实现微细化的半导体装置。本发明的半导体装置的制造方法具备下述步骤：在半导体衬底10的表面12上形成栅绝缘膜20、在栅绝缘膜上形成栅电极60的步骤；在栅电极的两侧形成扩散层70、72的步骤；在扩散层上形成非晶质层100的步骤；通过半导体衬底的表面与非晶质层的边界向半导体衬底离子注入惰性物质的步骤；在低温对半导体衬底进行热处理、使非晶质层的一部分成为硅单晶层120的步骤；以及通过在单晶上溅射金属由单晶和金属来形成硅化物层130的步骤。
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Patent Agency Ranking
公开(公告)号：CN1211864C
公开(公告)日：2005-07-20
申请号：CN03100297.8
申请日：2003-01-09
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/4983 , H01L29/41783 , H01L29/6656
Abstract: 本发明提供具有可以减小栅极电极与源极/漏极扩散区域(包括其布线)之间的寄生电容、可以进行高速动作的栅极结构的半导体器件的制造方法。作为在半导体衬底11上形成的栅极电极13或被栅极保护绝缘膜14被覆起来的栅极电极13的侧面上形成的侧壁绝缘膜15，使用含氯的硅氧化物。可以减小栅极电极和包括布线的源极/漏极区域之间的寄生电容，器件的高速动作成为可能。在栅极电极侧壁部分上设置含氯的硅氮化膜以形成晶体管元件，然后把该硅氮化膜变换成含氯的硅氧化膜，作为栅极侧壁绝缘膜使用。可以无元件特性的不均一或短路地形成低寄生电容的晶体管元件。
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公开(公告)号：CN1435896A
公开(公告)日：2003-08-13
申请号：CN03102090.9
申请日：2003-01-29
Applicant: 株式会社东芝
IPC: H01L29/78 , H01L27/04 , H01L21/322
CPC classification number: H01L29/66628
Abstract: 本发明提供能在低温在扩散层上形成可充分地使用于升高的源漏技术的单晶层的半导体装置的制造方法。提供具备膜厚、膜质均匀的硅化物层的、将扩散层与电极的接触电阻维持得较低的、可进一步实现微细化的半导体装置。本发明的半导体装置的制造方法具备下述步骤：在半导体衬底10的表面12上形成栅绝缘膜20、在栅绝缘膜上形成栅电极60的步骤；在栅电极的两侧形成扩散层70、72的步骤；在扩散层上形成非晶质层100的步骤；通过半导体衬底的表面与非晶质层的边界向半导体衬底离子注入惰性物质的步骤；在低温对半导体衬底进行热处理、使非晶质层的一部分成为硅单晶层120的步骤；以及通过在单晶上溅射金属由单晶和金属来形成硅化物层130的步骤。
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公开(公告)号：CN1314120C
公开(公告)日：2007-05-02
申请号：CN200510055305.3
申请日：2005-03-15
Applicant: 株式会社东芝
CPC classification number: H01L21/823807 , H01L21/823878 , H01L21/84 , H01L27/0922 , H01L27/1203 , H01L29/78687
Abstract: 本发明提供一种半导体衬底及其制造方法以及使用此半导体衬底的半导体器件，该半导体衬底包括具有大致相同高度的应变硅区域及弛豫硅区域。根据在此公开的本发明的实施方式的半导体衬底，包括：支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含按照与上述第一硅层表面大致相同的高度在上述支持衬底的上方形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。
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公开(公告)号：CN1638065A
公开(公告)日：2005-07-13
申请号：CN200410101219.7
申请日：2003-01-29
Applicant: 株式会社东芝
IPC: H01L21/336 , H01L21/8234 , H01L21/00
CPC classification number: H01L29/66628
Abstract: 本发明提供能在低温在扩散层上形成可充分地使用于升高的源漏技术的单晶层的半导体装置的制造方法。提供具备膜厚、膜质均匀的硅化物层的、将扩散层与电极的接触电阻维持得较低的、可进一步实现微细化的半导体装置。本发明的半导体装置的制造方法具备下述步骤：在半导体衬底10的表面12上形成栅绝缘膜20、在栅绝缘膜上形成栅电极60的步骤；在栅电极的两侧形成扩散层70、72的步骤；在扩散层上形成非晶质层100的步骤；通过半导体衬底的表面与非晶质层的边界向半导体衬底离子注入惰性物质的步骤；在低温对半导体衬底进行热处理、使非晶质层的一部分成为硅单晶层120的步骤；以及通过在单晶上溅射金属由单晶和金属来形成硅化物层130的步骤。
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公开(公告)号：CN1531014A
公开(公告)日：2004-09-22
申请号：CN200410029428.5
申请日：2004-03-17
Applicant: 株式会社东芝
IPC: H01L21/00
CPC classification number: H01L27/1203 , H01L21/76251 , H01L21/84
Abstract: 本发明提供具备SOI区具有对邻接的非SOI区(体区)的充分的吸杂能力，而且，体区(元件可形成区)未变窄的优质的部分SOI结构的半导体衬底。其解决方案是将半导体衬底11所具备的第1单晶硅层(3)的一个主面被覆起来地设置作为绝缘层的SiO2膜(4)。将单晶硅层(5)的未被SiO2膜(4)被覆起来的区域和与该区域邻接的SiO2膜(4)的边缘部被覆起来地部分地设置第2单晶硅层(5)。此外，在SiO2膜(4)上边设置作为非单晶硅层的多晶硅层(6)。多晶硅层(6)被设置为使得其与单晶硅层(5)之间的界面位于SiO2膜(4)的上方。
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